基于FPGA的机间数据链网络时间同步设计

李波

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基于FPGA的机间数据链网络时间同步设计

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针对机间数据链(Intraflight Datalink,IFDL)网络中的时间同步问题,设计并实现一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的网络时间同步方案.使用位置消息,到达检测时间,计算出主从节点时间偏差,实现单次交互完成时间同步.重点介绍系统设计方案和FPGA的实现方法.通过硬件实验验证,从节点时隙时间与主节点时隙可保持亚微秒级时间同步.

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来源
《电声技术》 |2021年第10期|61-6367|共4页
作者
李波;
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作者单位

中国电子科技集团公司第十研究所四川成都 610036;

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原文格式 PDF
正文语种 chi
中图分类程序设计、软件工程;
关键词
机间数据链; 现场可编程逻辑门阵列(FPGA); 网络时间同步;

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