基于Qt的Verilog故障注入工具设计与实现

WANG Jie; KANG Junjie; HOU Gang; YU Jianhai

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基于Qt的Verilog故障注入工具设计与实现

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为方便设计人员验证电子电路的可靠性,设计了基于Qt的Verilog故障注入工具.该工具通过语法语义分析器解析Verilog源文件,获得代码中全部故障注入点;采用故障注入管理器获取用户故障注入参数并传递给底层函数,实现对Verilog工程的故障注入.实验结果表明,该故障注入工具能够根据用户指令对Verilog工程进行故障注入,对电路的容错机制进行可靠分析和评价,对电子电路的容错方案设计有很大帮助.

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来源
《实验技术与管理》 |2019年第1期|153-155161|共4页
作者
WANG Jie; KANG Junjie; HOU Gang; YU Jianhai;
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作者单位

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原文格式 PDF
正文语种 chi
中图分类设计与性能分析;
关键词
电路可靠性; 容错评价; VerilogHDL;

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