一种基于FPGA的高精度大动态数字延迟单元的设计

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本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路在Virtex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。

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来源
《科技与创新》 |2010年第8期|132-134|共3页
作者
刘鹏; 许可;
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作者单位

中国科学院研究生院;

中国科学院空间科学与应用研究中心;

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原文格式 PDF
正文语种 chi
中图分类计算机软件;
关键词
数字延迟线; FPGA; IODELAY;

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