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首页> 外文期刊>Components, Packaging and Manufacturing Technology, IEEE Transactions on >3-D Wafer-Level Packaging Die Stacking Using Spin-on-Dielectric Polymer Liner Through-Silicon Vias
【24h】

3-D Wafer-Level Packaging Die Stacking Using Spin-on-Dielectric Polymer Liner Through-Silicon Vias

机译：使用自旋介电聚合物衬里硅直通孔进行3D晶圆级封装裸片堆叠

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In this paper, we report on the processing and the electrical characterization of a 3-D-wafer level packaging through-silicon-via (TSV) flow, using a polymer-isolated, Cu-filled TSV, realized on thinned wafers bonded to temporary carriers. A Cu/Sn micro-bump structure is integrated in the TSV process flow and used for realizing a two-die stack. Before TSV processing, the Si wafers are bonded to temporary carriers and thinned down to 50 $mu{rm m}$. The actual TSV and micro-bump process uses 3 masks, two Si-deep-reactive ion etching steps and a polymer liner as a dielectric. The dimensions of the TSV structure are: 35 $mu{rm m}~{emptyset}_{rm TSV}$, 5 $mu{rm m}$ thick polymer liner, 25-$mu{rm m}hbox{-}{emptyset}$ Cu TSV, 50 $mu{rm m}$ deep TSV, and a 60 $mu{rm m}$ TSV pitch.
机译：在本文中，我们报告了通过聚合物隔离的，填充铜的TSV，在键合到临时晶圆上的薄晶圆上实现的3-D晶圆级封装通过硅通孔（TSV）流程的处理和电学特性运营商。在TSV工艺流程中集成了Cu / Sn微型凸块结构，并用于实现两芯片堆叠。在进行TSV加工之前，将Si晶片粘结到临时载体上，并减薄到50微米。实际的TSV和微凸块工艺使用3个掩模，两个Si深度反应离子刻蚀步骤和一个聚合物衬里作为电介质。 TSV结构的尺寸为：35 $ mu {rm m}〜{emptyset} _ {rm TSV} $，5 $ mu {rm m} $厚的聚合物衬里，25-mu {rm m} hbox {-} {emptyset} Cu TSV，50μm{rm m} $深的TSV和60μm{rmm} $ TSV的间距。

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