A 1024-BIT IMPLEMENTATION OF THE FASTER MONTGOMERY MULTIPLIER USING VHDL

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A 1024-BIT IMPLEMENTATION OF THE FASTER MONTGOMERY MULTIPLIER USING VHDL

机译：使用VHDL实现更快的Montgomery乘法器的1024位实现

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《The African Review of Physics》 |2008年第2008期|共页
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中图分类物理学;
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1. A 1024-BIT IMPLEMENTATION OF THE FASTER MONTGOMERY MULTIPLIER USING VHDL [J] . D. N. AMANOR The African Physical Review . 2008,第2008期

机译：使用VHDL实现更快的Montgomery乘法器的1024位实现
2. VHDL Design and Implementation for Optimum Delay & Area for Multiplier & Accumulator Unit by 32 - Bit Sequential Multiplier [J] . SARITA SINGH, SACHIN MITTAL International Journal of Engineering Trends and Technology . 2012,第5期

机译：通过32位顺序乘法器实现乘法器和累加器单元最佳延迟和面积的VHDL设计与实现。
3. VHDL Design and Implementation for Optimum Delay & Area for Multiplier & Accumulator Unit by 32-Bit Sequential Multiplier [J] . SARITA SINGH, SACHIN MITTAL International Journal of Engineering Trends and Technology . 2012,第5a2期

机译：通过32位顺序乘法器实现乘法器和累加器单元最佳延迟和面积的VHDL设计与实现
4. A 2.4GHz 256/1024-bit Encryption Accelerator Reconfigurable Montgomery Multiplier in 90nm CMOS [C] . Sanu Mathew, David Harris, Mark Anders, International SOC Conference . 2007

机译：2.4GHz 256/1024位加密加速器可重新配置蒙哥马利乘法器在90nm CMOS中
5. A high-speed modular multiplier architecture based on modified Montgomery's multiplication algorithm. [D] . Magadi, Anand Shivashankaraiah. 2002

机译：一种基于改进的蒙哥马利乘法算法的高速模块化乘法器体系结构。
6. VHDL Descriptions for the FPGA Implementation of PWL-Function-Based Multi-Scroll Chaotic Oscillators [O] . Esteban Tlelo-Cuautle, Antonio de Jesus Quintas-Valles, Luis Gerardo de la Fraga, 2011

机译：基于PWL功能的多涡旋混沌振荡器的FPGA实现的VHDL描述
7. FPGA Versus ASIC Implementation of Radix-8 Scalable Montgomery Modular Multiplier.(Dept.E) FPGA Versus ASIC Implementation of Radix-8 Scalable Montgomery Modular Multiplier (Dept.E) [O] . Ateef Ebrahim, Hamed ElSemary, Amen Nassar 2020

机译：FPGA与基数-8可扩展蒙哥马利模块化倍增器的ASIC实现。（DEPT.E）FPGA与ASIC实现的基数-8可扩展蒙格组合模块化倍增仪（DEPT.E）

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