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【24h】

Characterization and Benchmarking of the Low Intertier Thermal Resistance of Three-Dimensional Hybrid Cu/Dielectric Wafer-to-Wafer Bonding

机译：三维杂化铜/电介质晶片间键合的低层间热阻的表征和基准测试

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In this paper, we present the design of a passive test chip with thermal test structures in the Metal 1 layer of the back-end of line (BEOL)for the experimental thermal characterization of the intertier thermal resistance of wafer-pairs fabricated by three-dimensional (3D) hybrid Culdielectric wafer-to-wafer (W2W) bonding. The thermal test structures include heater elements and temperature sensors. The steady-state or transient measurement data are combined with a modeling study to extract the thermal resistance of the bonded interface for the fabricated bonded wafer pair. The extracted thermal resistance of the die-die interface created by hybrid wafer-to-wafer bonding is compared to literature data for die-to-die (D2D) or die-to-wafer (D2W) stacking with microbumps. The low thermal resistance of the thin bonded dielectric interface indicates that hybrid Culdielectric bonding is a promising technology to create 3D chip stacks with a low thermal die-to-die resistance.
机译：在本文中，我们介绍了一种无源测试芯片的设计，该芯片在线路后端（BEOL）的金属1层中具有热测试结构，用于对由三层晶圆制造的晶片对的层间热阻进行实验热特性分析尺寸（3D）混合Culdielectric晶圆到晶圆（W2W）接合。热测试结构包括加热器元件和温度传感器。将稳态或瞬态测量数据与建模研究相结合，以提取制造的键合晶片对的键合界面的热阻。将通过晶片对晶片的混合键合所产生的晶片与晶片的界面所提取的热阻与文献数据进行比较，以用于芯片对晶片（D2D）或带有微型凸点的晶片对晶片（D2W）堆叠。薄键合介电界面的低热阻表明，混合库迪电键合是一种有前途的技术，可用于创建具有低热模间电阻的3D芯片堆叠。

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