机译:CMOS VLSI数字电路设计中通过自适应逻辑单元技术降低泄漏功率
Department of Electronics and Communication Engineering, MANIT, Bhopal;
Department of Electronics and Communication Engineering, MANIT, Bhopal;
IVC; WLS; MLV; Sleep transistor technique;
机译:CMOS VLSI电路的降低泄漏功率的新技术
机译:CMOS VLSI设计中的漏电降低电路的节奏设计
机译:CMOS VLSI数字电路设计中用于减少泄漏的BackTrack输入矢量算法
机译:用于降低CMOS VLSI电路中的泄漏功率的电路技术
机译:一种新颖的动态功率截止技术(DPCT),用于降低深亚微米VLSI CMOS电路中的有源泄漏。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:降低CMOS VLSI电路泄漏功率的不同低功耗设计技术的比较研究