...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Journal of Solid-State Circuits >Large-signal 2T, 1C DRAM cell: signal and layout analysis
【24h】

Large-signal 2T, 1C DRAM cell: signal and layout analysis

机译：大信号2T，1C DRAM单元：信号和布局分析

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

This paper presents a general signal and layout analysis for the two-transistor, one-capacitor DRAM cell. The 2T, 1C configuration enables significantly larger, typically /spl gsim/3x, raw sense-signal than is achievable in conventional 1T, 1C cells. In general, stray capacitances at the capacitor nodes further increase the signal level; an exact analytic formula is derived in this case, including the dependence upon bitline precharge level. With trench technology, the 2T, 1C cell occupies 25-30% more area than a corresponding folded-bitline 1T, 1C cell; an implementation employing a buried strap is proposed. Maximization of array density requires multiplexing bitlines to sense amps.
机译：本文介绍了两晶体管，单电容器DRAM单元的一般信号和布局分析。与传统的1T，1C单元相比，2T，1C配置可实现更大的，通常为/ spl gsim / 3x的原始感测信号。通常，电容器节点处的杂散电容会进一步提高信号电平；在这种情况下，可以得出一个精确的解析公式，其中包括对位线预充电电平的依赖性。使用沟槽技术时，2T，1C单元比相应的折叠位线1T，1C单元占据25-30％的面积。提出了采用掩埋带的实施方式。阵列密度的最大化需要多路复用位线以检测电流。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号