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【24h】

Design and performance of multistage GaAs dynamic logic

机译：多级GaAs动态逻辑的设计与性能

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GaAs Two-Phase Dynamic FET Logic (TDFL) circuits are capable of extremely low power dissipation (20 nW/MHz/gate), high speed (1 GHz), and are compatible with static GaAs logic families. This paper demonstrates that TDFL can be modified to execute two or three stages of logic in one clock phase. This extension provides extremely high functional complexity per gate that can be used to reduce power dissipation, reduce latency, and increase circuit density in both sequential and computationally-oriented applications. The performance of these gates was demonstrated by E/D MESFET IC test circuits fabricated by a digital IC foundry. A one clock cycle, 8-b carry-lookahead adder operated at 350 MHz with only 1.1 mW of power dissipation.
机译：GaAs两相动态FET逻辑（TDFL）电路具有极低的功耗（20 nW / MHz /门），高速（1 GHz），并与静态GaAs逻辑系列兼容。本文证明，可以将TDFL修改为在一个时钟阶段执行两到三个逻辑阶段。该扩展为每个门提供了极高的功能复杂性，可用于降低功耗，减少等待时间并在顺序和面向计算的应用中提高电路密度。这些门的性能由数字IC铸造厂制造的E / D MESFET IC测试电路证明。一个时钟周期的8-b超前进位加法器以350 MHz的频率工作，功耗仅为1.1 mW。

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