Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and /spl plusmn/50 ps jitter

Novof I.I.; Austin J.

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【24h】

Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and /spl plusmn/50 ps jitter

机译：具有15至240 MHz锁定范围和/ spl plusmn / 50 ps抖动的完全集成CMOS锁相环

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A fully integrated phase-locked loop (PLL) in a digital 0.5 /spl mu/m CMOS technology is described. The PLL has a locking range of 15 to 240 MHz. The static phase error is less than 1100 ps with a peak-to-peak jitter of /spl plusmn/50 ps at a 100 MHz output frequency. The PLL has a resistorless architecture achieved by the implementation of feedforward current injection into the current controlled oscillator.

机译：描述了采用数字0.5 / spl mu / m CMOS技术的完全集成的锁相环（PLL）。 PLL的锁定范围为15至240 MHz。在100 MHz输出频率下，静态相位误差小于1100 ps，峰峰值抖动为/ spl plusmn / 50 ps。 PLL具有无电阻架构，这是通过将前馈电流注入电流控制振荡器中实现的。

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来源
《IEEE Journal of Solid-State Circuits》 |1995年第11期|P.1259-1266|共8页
作者
Novof I.I.; Austin J.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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