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【24h】

The art of low-power physical design

机译：低功耗物理设计的艺术

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One of today's biggest design challenges lies in handling the complexity inherent in effective power management. Whether your goal is the reduction of on-chip power dissipation or the extension of battery life, power stands alongside timing as a critical dimension to be optimized during physical design. At advanced process nodes, nearly all designs must incorporate some kind of power-saving strategy. But in seeking to deploy increasingly sophisticated low-power techniques, engineers face huge implementation hurdles in terms of cost, performance, and time-to-market. Current place-and-route (P&R) tools are severely limited by aging architectures and the inability of their core static timing analysis (STA) engines to represent more than a couple of mode/corner scenarios.
机译：当今最大的设计挑战之一是如何处理有效电源管理固有的复杂性。无论您的目标是减少片上功耗还是延长电池寿命，电源都与时序并驾齐驱，这是在物理设计中进行优化的关键因素。在先进的工艺节点上，几乎所有设计都必须采用某种节能策略。但是，在寻求部署越来越先进的低功耗技术时，工程师在成本，性能和上市时间方面面临着巨大的实施障碍。当前的布局布线（P＆R）工具受到陈旧的体系结构及其核心静态时序分析（STA）引擎无法代表多个模式/拐角场景的严重限制。

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