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Low-Power Hierarchical Scan Test for Multiple Clock Domains

机译：多个时钟域的低功耗分层扫描测试

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System-on-chip designs include intellectual property cores such as microprocessors, microcontrollers, digital signal processors, I/O interfaces, and hardware accelerators which correspond to different clock domains. Scan-based testing of multiple clock domain circuits poses several challenges. In this paper, we discuss these challenges with the intent of reducing test application time and test power. A hierarchical scan test technique called "divide-and-conquer" (DNC) scan is often used in the industry to address the issues of test generation complexity and test power. We improve this technique by using a clock-domain based partitioning called "Virtual Divide-and-Conquer" (VDNC) so as to eliminate several shortcomings of DNC scan and reduce test application time and test power. We provide the results of VDNC scan on an industrial-strength ASIC and show that it outperforms the conventional schemes without losing the benefits of hierarchical scan.
机译：片上设计包括知识产权核，如微处理器，微控制器，数字信号处理器，I / O接口和对应于不同时钟域的硬件加速器。 基于扫描的多个时钟域电路的测试构成了几个挑战。 在本文中，我们讨论了减少测试应用时间和测试能力的意图讨论这些挑战。 一个称为“分行和征服”（DNC）扫描的分层扫描测试技术通常用于行业，以解决测试生成复杂性和测试能力的问题。 我们通过使用称为“虚拟分割和征服”（VDNC）的时钟域域的分区来改进该技术，以消除DNC扫描的几个缺点并降低测试应用时间和测试功率。 我们在工业强度ASIC上提供VDNC扫描的结果，并表明它优于传统方案而不失去分层扫描的好处。

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