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Charge pump design in 130 nm SiGe BiCMOS technology for low-noise fractional-N PLLs

机译：采用130 nm SiGe BiCMOS技术的电荷泵设计，适用于低噪声小数N分频PLL

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摘要

This paper presents a numerical comparison of charge pumps (CP) designed fora high linearity and a low noise to be used in a fractional-N phase-lockedloop (PLL). We consider a PLL architecture, where two parallel CPs with DCoffset are used. The CP for VCO fine tuning is biased at the output to keepthe VCO gain constant. For this specific architecture, only one transistorper CP is relevant for phase detector linearity. This can be an nMOSFET, apMOSFET or a SiGe HBT, depending on the design. The HBT-based CP shows thehighest linearity, whereas all charge pumps show similar device noise. Aninternal supply regulator with low intrinsic device noise is included in thedesign optimization.

机译：本文介绍了为分数N锁相环（PLL）设计的高线性度和低噪声设计的电荷泵（CP）的数值比较。我们考虑一种PLL架构，其中使用两个具有DCoffset的并行CP。用于VCO微调的CP在输出端偏置，以保持VCO增益恒定。对于这种特定的架构，每一个CP仅一个晶体管与相位检测器的线性有关。根据设计，它可以是nMOSFET，apMOSFET或SiGe HBT。基于HBT的CP表现出最高的线性度，而所有电荷泵表现出相似的器件噪声。设计优化中包括一个内部器件噪声低的内部电源稳压器。

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作者
Kucharski M.; Herzel F.;
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年度 2015
总页数
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正文语种 eng
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