栅介质中具有电荷俘获材料的功率半导体场效应晶体管结构

相关申请的交叉引用

本申请要求2010年12月20日提交、申请号为61/457,067、题 为“POWER SEMICONDUCTOR FIELD EFFECT TRANSISTOR STRUCTURES WITH  CHARGE TRAPPING MATERIAL IN THE GATE DIELECTRIC”的美国临时专 利申请的优先权。本申请通过引用来包含上述临时专利申请的全部内 容。

技术领域

本公开大体上涉及功率器件的结构，例如涉及具有重掺杂体区、 栅介质中具有电荷俘获材料的功率场效应晶体管（FET）结构。

背景技术

在许多功率应用中，通常期望诸如N沟道功率金属氧化物半导体 场效应晶体管（MOSFET）之类的场效应晶体管具有低导通损耗和低开 关损耗。在大电流条件下，例如在非钳位感性开关（UIS）条件下，场 效应晶体管也应该具备足够的可靠性以防止寄生双极晶体管的开启。 在UIS条件下，击穿模式下的寄生NPN双极晶体管的开启是MOSFET失 效的原因。

在功率MOSFET中，寄生NPN双极晶体管（BJT）由n⁺源区、p体 区、n^-漂移区组成，这三个区域分别充当寄生双极晶体管的发射区、基 区、集电区。p体区通过一个p⁺区与源极相连，并且n⁺源区/p体区结 在器件的源极处被短路。在功率MOSFET的静态导通状态或者截止状态 下，该n⁺源区/p体区结不会发生正偏。但是，在瞬态条件下，例如在 功率MOSFET的雪崩操作的条件下、在体二极管的反向恢复的条件下以 及在源漏电压快速上升的条件下，电流将经过p体区流向源极。以上 情况将导致p体区电阻上的压降。如果电流足够大并且压降显著地足 够大，则n⁺源区/p体区结将会正偏，并且寄生双极晶体管将被开启。 寄生双极晶体管的开启将导致功率MOSFET的二次击穿行为，并且还可 以导致热失控。

上述针对常规场效应晶体管的不足之处的描述仅仅旨在针对目前 技术的部分问题进行概述而非详尽无遗地阐述。在阅读了下文的详细 描述之后，现有技术的其它问题以及本申请中描述的各种非限制性实 施例中的一些实施例的相应优点会变得更加明显。

发明内容

以下将提供一个简要的总结，以提供对本发明的一些方面的基本 理解。本总结并不是对本发明的详尽概述。本总结并非旨在识别本发 明的关键或重要元件或者界定本发明的范围。本总结作为后文中详细 描述的前奏，其唯一目的在于以一种简要的形式给出本发明的一些概 念。

为了对上述常规场效应晶体管的不足之处进行纠正，所提供的是 具有重掺杂体区（p⁺体区）和正常的阈值电压的场效应晶体管及制造场 效应晶体管的方法。一方面，所提供的是一种功率半导体场效应晶体 管结构，其包括：第二导电类型的掺杂体区；短接体区与掺杂源区的 源极；第一导电类型掺杂漂移区；覆盖掺杂体区的表面并形成从掺杂 源区到掺杂漂移区的沟道的栅介质区的第一层；在第一层上的栅介质 区的第二层；在第二层上的栅介质区的第三层；以及在第三层上的栅 极。一方面，掺杂体区及掺杂源区均由高剂量离子注入及退火形成。 另一方面，掺杂体区与源极直接接触，并且栅介质的第二层是电荷俘 获材料。

在另一个实施例中，所提供的是一种制造功率半导体场效应晶体 管结构的方法，该方法包括：形成第一导电类型的掺杂漂移区；在掺 杂漂移区上形成栅堆叠，包括形成第一栅介质层、在第一栅介质层之 上形成第二栅介质层、在第二栅介质层之上形成第三栅介质层、在第 三栅介质层之上淀积栅极以及将栅极和各栅介质层图案化；在掺杂漂 移区中形成第二导电类型的掺杂体区；在掺杂体区中形成第一导电类 型的掺杂源区；其中第一栅介质层覆盖体区的表面并形成从掺杂源区 到掺杂漂移区的沟道；在栅堆叠附近形成接触孔；以及在掺杂源区和 掺杂体区之上形成源极，其中该源极将掺杂源区和掺杂体区短接。一 方面，形成所述掺杂源区的步骤包括通过高剂量离子注入和退火来形 成所述掺杂源区，形成所述掺杂体区的步骤包括通过高剂量离子注入 和退火来形成所述掺杂体区。另一方面，所述第二栅介质层是电荷俘 获材料。

以下描述及附图详细阐述本发明的一些示例性方面。然而，这些 方面是指示性的，它们只是可以采用本发明各个实施例的原理的各种 方式中的几种方式而已。本发明旨在包含以上所有方面及其等同物。 根据下文结合附图对各个实施例的详细描述，本发明的其他优点和区 别特征将变得更为明显。

附图说明

以下将参照附图来描述本公开的非限制性、非穷尽性实施例。 除非另外指明，否则所有附图中相同的标号代表相同的部分。

图1示出常用的功率金属氧化物半导体场效应晶体管（MOSFET） 的现有结构的截面图。

图2示出p体区的杂质分布经过优化的功率N沟道MOSFET的现 有结构的截面图。

图3示出以根据一个实施例的功率MOSFET的形式实现的场效应 晶体管的截面图。

图4示出根据一个实施例的漂移区的形成的截面图。

图5示出根据本发明的一个实施例的电荷俘获层的形成的截面 图。

图6示出根据本发明的一个实施例的栅极的形成的截面图。

图7示出根据本发明的一个实施例的掺杂体区的形成的截面图。

图8示出根据本发明的一个实施例的掺杂源区的形成的截面图。

图9示出根据本发明的一个实施例的接触孔的形成的截面图。

图10示出根据本发明的一个实施例的源极的形成的截面图。

图11示出根据本发明的一个实施例的实现为IGBT的场效应晶 体管的截面图。

图12示出根据本发明的一个实施例的绝缘栅双极晶体管（IGBT） 的截面图。

图13示出根据本发明的一个实施例的用于制造FET的方法的非 限制性流程图。

图14示出根据本发明的另一个实施例的用于制造FET的方法的 非限制性流程图。

图15示出了描绘根据本发明的一个实施例的功率MOSFET的实 验测得的转移特性曲线

图16示出了描绘根据本发明的一个实施例的功率MOSFET的实 验测得的I_DS-V_DS特性的曲线，其中该功率MOSFET具有如之前的图15 所示的编程后的阈值电压。

具体实施方式

以下将参照附图来详细描述本公开的各种方面和各种特点，其 中相同的标号始终用于代表相同的元件。在本文中，为了提供对本公 开的彻底理解，阐述了大量的细节。然而，应当理解的是，可以在没 有这些细节的情况下或者以其它方法、组件、材料等来实施本公开的 某些方面。在其他情况下，为方便描述本公开，公知的器件和结构以 框图的形式展示。

作为介绍，本发明公开的主题涉及具有重掺杂（介于1x10¹⁸cm^-3和1x10²⁰cm^-3之间）体区（p⁺体区）和正常阈值电压的功率场效应晶体 管（FET）。因此，本申请的各实施例提供具有重掺杂体区（p⁺体区） 和栅介质中含有电荷俘获材料的FET。如背景中所讨论，为了避免寄生 双极晶体管开启，在各个实施例中，p体区的电阻通过重掺杂来降低。 然而，p体区的掺杂浓度也决定了器件的阈值电压。结果，当p体区被 重掺杂时，功率MOSFET的阈值电压会过高。因此，以下描述的各个实 施例解决这些问题以及其它问题。

对于本发明各个实施例的FET，由于p⁺体区的高掺杂浓度（介于 1x10¹⁸cm^-3和1x10²⁰cm^-3之间），因此寄生双极晶体管（BJT）的基区电 阻明显降低。p⁺体区的高掺杂浓度还引起该功率FET的阈值电压的增 加。但阈值电压的增加被栅介质中的电荷俘获材料中所引入的固定正 电荷所补偿。由于这样的补偿，这样的FET器件的阈值电压保持在正 常值。对于击穿电压在100V以下的器件，正常值一般介于1V到3V之 间；对于击穿电压在100V以上的器件，正常值一般介于2V到4V之间。 此外，p⁺体区可以与源极直接形成欧姆接触。而常规FET需要p⁺区才能 与源极形成欧姆接触，因此本发明所提供的FET的制造过程与常规FET 的制造过程相比更为简单。

由于抑制了寄生双极晶体管在瞬态条件下的开启，本发明FET的 各个实施例提高了可靠性。此外，借助于控制所俘获的固定正电荷的 数量，本发明所提供的FET器件的阈值电压可被编程为目标值。这种 阈值电压可编程的特性也可被应用于绝缘栅双极晶体管（IGBT），而 该绝缘栅双极晶体管将被用于功率模块应用中。在IGBT模块中，不同 的IGBT并联连接。为了获得该模块在导通状态下的均匀电流分布，各 IGBT的阈值电压应该保持相同。但由于工艺的偏差这样的目标往往难 以实现。应用本发明的FET，不同IGBT的阈值电压可被编程为具有相 同的值。因此，本发明提供的FET可以包括阈值电压可电编程的IGBT。

以下将参照附图来描述本发明所提供的FET。尽管以下将以N沟 道功率金属氧化物半导体场效应晶体管（MOSFET）为例来描述本发明 所提供的FET，注意本发明也同样适用于p沟道功率MOSFET和诸如IGBT 这类的其他功率场效应晶体管。

首先参照图1，所示出的是常规功率MOSFET100的现有结构。器 件100包含位于n⁺衬底11之上的掺杂n^-漂移区10。器件100还包含位 于n^-漂移区10之上的栅介质层34以及位于栅介质之上的栅极21。栅 介质34是单层绝缘材料，通常是氧化硅。器件100还包含位于栅极21 以下的p体区12和源极20。p体区12一般以离子注入和退火形成。 常规功率MOSFET的p体区12的峰值掺杂浓度一般在1x10¹⁶cm^-3和 1x10¹⁸cm^-3之间。p体区12通过重掺杂p⁺区13与源极20相连。p体区 12还包括n⁺源区14。功率MOSFET器件100中的寄生NPN双极晶体管 （BJT）由n⁺源区14、p体区12、n^-漂移区10构成，这三个区域还分 别充当寄生双极晶体管的发射区、基区、集电区。p体区通过p⁺区13 与源极相连，并且n⁺源区/p体区结在器件100的源极20处短接。

在静态的导通状态或者截止状态下，器件100的n⁺源区/p体区结 不会正偏。但是，在瞬态条件下，例如在功率MOSFET器件100的雪崩 操作的条件下、在体二极管反向恢复的条件下以及在源漏电压快速上 升的条件下，电流将经过p体区12流向源极20。以上情况将导致p体 区12电阻上的压降。如果电流足够大并且压降显著地足够大，则n⁺源 区/p体区结将会正偏，并且寄生双极晶体管将被开启。寄生双极晶体 管的开启将导致功率MOSFET器件100的二次击穿行为以及热失控。

图2示出功率MOSFET器件200的另一种现有结构，功率MOSFET 器件200具有相似的特征11、10、34、21、12、13、20与改进的（例 如，优化的）p体区12的掺杂分布。在器件200中，氧化硅隔离物35 和多晶硅栅极21被用作自对准掩膜进行高剂量（介于1x10¹⁴/cm²和 1x10¹⁶/cm²之间）硼离子注入。因此p体区12在n⁺源区14以下的区域 17被重掺杂。然而，p体区12中靠近沟道的部分的掺杂浓度与图1中 的器件的对应部分的掺杂浓度一样。对器件200中p体区掺杂的优化 导致p体区12中远离沟道的部分得到重掺杂。但靠近沟道的p体区12 依然是低掺杂区，否则器件200的阈值电压将受到影响。由于这样的 限制，p体区12中靠近沟道的部分不能重掺杂，使得该部分的寄生双 极晶体管在瞬态条件下依然可能被开启。

现在参照图3，所示出的是根据本发明的一个实施例来以功率 MOSFET的形式实现的FET300的截面图。器件300包含第一导电类型 的掺杂源区（n⁺源区14）、第二导电类型的掺杂体区（p⁺体区15）、 短接该体区15和该源区14的源极20、第一导电类型的掺杂漂移区（n^-漂移区10）。一方面，掺杂源区是n⁺源区14并且具有重掺杂，掺杂体 区是p⁺体区15并且具有重掺杂，掺杂漂移区是n^-漂移区10并且具有 轻掺杂。例如，形成p⁺体区15的离子注入剂量介于1x10¹⁴/cm²和 1x10¹⁶/cm²之间，p⁺体区15的峰值掺杂浓度介于1x10¹⁸cm^-3和1x10²⁰cm^-3之间。在另一个示例中，形成n⁺源区14的离子注入剂量介于1x10¹⁴/cm² 和1x10¹⁶/cm²之间。n^-漂移区10的掺杂浓度取决于功率MOSFET的额定 击穿电压。在另一个示例中，n^-漂移区10的掺杂浓度介于1x10¹⁴cm^-3和1x10¹⁷cm^-3之间。如图3中所示，n^-漂移区10位于p⁺体区15的旁边 和下方，n⁺源区14位于p⁺体区15的上表面之内。尤其是，源区14靠 近源极的下表面，靠近将栅堆叠和源区分开并且邻近栅堆叠的接触孔 38的下表面，并且靠近栅介质区36的下表面。

器件300还包含位于n^-漂移区10之上的栅介质区36和位于栅介 质区36之上的栅极21。栅介质区36包含嵌入在功率MOSFET器件300 的栅介质中的电荷俘获材料31。一方面，栅介质区36包含多层。一方 面，栅介质区36的第一层30布置在n⁺源区14、p⁺体区15以及n^-漂移 区10的表面之上。例如，栅介质区36的第一层可以覆盖p⁺体区15的 表面以及n^-漂移区10的表面，形成源区14和漂移区10之间的沟道。 一方面，第一层30包括氧化硅。第一层的厚度介于大约0.2nm（纳米） 到大约20nm（纳米）之间。另一方面，第一层30的厚度可以介于大约 0.5到15nm之间。再一方面，第一层30的厚度可以大致介于1nm到 10nm之间。

栅介质区36的第二层31包括电荷俘获材料31。一方面，电荷俘 获材料31包括氮化硅、硅纳米晶体或氮化硅与硅纳米晶体的组合中的 至少一种。然而，应当理解的是可以采用任何类型的电荷俘获材料。 第二层31能够在体内保存一定数量的固定电荷。更进一步，由于固定 电荷的量可被精确控制，因此器件的阈值电压是电可编程的。一方面， 电荷俘获材料31的厚度介于大约0.2nm到大约200nm之间。另一方面， 电荷俘获材料的厚度介于大约0.5nm到大约150nm之间。再一方面， 电荷俘获材料的厚度介于1nm到100nm之间。再另一方面，电荷俘获 材料的厚度介于大约10nm到大约50nm之间。

栅介质区36的第三层32可以包括氧化硅或氧化铝中的至少一个。 一方面，栅介质的第三层32的厚度介于大约1nm到大约250nm之间。 另一方面，第三层的厚度介于大约5nm到大约225nm之间。再一方面， 第三层的厚度介于大约10nm到大约200nm之间。再另一方面，第三层 的厚度介于大约50nm到大约150nm之间。

在一个实施例中，p⁺体区15的峰值掺杂浓度高于1x10¹⁸cm^-3，大致 介于1x10¹⁸cm^-3和1x10²⁰cm^-3之间。p⁺体区15与源极20直接相连。一方 面，源极20是铝。另一方面，源极可以包括包含但不限于钨、铜、氮 化钛、硅化钛、硅化钴和硅化镍的任何金属。源极20的厚度介于大约 0.1μm和大约20μm之间。在一个实施例中，栅极21是多晶硅、金属 或金属硅化物中的至少一种。一方面，栅极21的厚度介于大约10nm 和大约2000nm之间。

图4到图11给出根据本发明的一个实施例以功率MOSFET的形式 实现的FET器件（例如器件300）的制造方法。如上文所述，在常规功 率MOSFET中，p体区的掺杂浓度受阈值电压要求的限制。增加p体区 掺杂可降低基区电阻，但也会导致阈值电压过高。以下制造方法给出 一种简化方法，该简化方法用于创建具有能抑制寄生BJT开启的体区 重掺杂的功率FET和用于创建具有可编程的阈值电压的功率FET。

参照图4，所给出的是形成有位于n⁺衬底11之上的轻掺杂（介于 1x10¹⁴cm^-3和1x10¹⁷cm^-3之间）n^-漂移区10的器件400。一方面，n^-漂移 区10由在n⁺衬底11上的外延生长形成。例如，根据本发明，制造功 率FET的过程可始于在n⁺衬底11上生长电阻率介于0.10ohm-cm（欧 姆-厘米）和10ohm-cm之间的n^-漂移区10（N外延层）。一方面，该 衬底的电阻率介于0.001ohm-cm和0.010ohm-cm之间。在一个实施 例中，n^-外延层10的厚度和电阻率可以取决于器件的导通电阻和额定 击穿电压。在一个实施例中，n^-外延层10的厚度大致介于2μm（微米） 和6μm（微米）之间。

图5给出形成有栅介质区36各层的器件500。根据一方面，栅介 质区36的第一层30是氧化硅，其厚度介于大约1nm和大约10nm之间。 一方面，栅介质区36的第一层30通过对硅表面进行干氧氧化来形成。 例如，形成第一栅介质层30可以包括对n^-漂移区10的表面通过干氧 氧化来进行氧化。根据另一方面，栅介质区36的第一层30包括n^-漂 移区10的硅表面上的自然氧化物。

栅介质区36的第二层31形成于栅介质区36的第一层30之上。 栅介质区36的第二层31包括电荷俘获材料31。一方面，电荷俘获材 料31的典型厚度介于大约1nm和大约100nm之间。一方面，电荷俘获 材料31是通过化学气相淀积形成的氮化硅。例如，形成第二栅介质层 31可以包括在第一栅介质层30上淀积氮化硅。根据另一方面，电荷俘 获材料31是通过化学气相淀积形成的硅纳米晶体。例如，形成第二栅 介质层31可以包括在第一栅介质层30之上淀积硅纳米晶体。根据另 一方面，电荷俘获材料31是硅纳米晶体和氮化硅的组合，这两种材料 均由化学气相淀积形成。另一方面，电荷俘获材料31是在栅介质的第 三层形成后，通过硅离子注入形成的硅纳米晶体。根据另一方面，电 荷俘获材料31是通过离子注入形成的硅纳米晶体和通过化学气相淀积 形成的氮化硅的组合。

栅介质区36的第三层32形成于电荷俘获材料31之上。根据一方 面，栅介质区36的第三层32是通过氧化电荷俘获材料31形成的氧化 硅。例如，形成第三栅介质层32可以包括氧化第二栅介质材料31。另 一方面，栅介质区36的第三层32是由化学气相淀积所形成的氧化硅。 例如，形成第三栅介质层32可以包括在第二栅介质层31之上淀积氧 化硅。再一方面，栅介质区的第三层32是由原子层淀积所形成的氧化 铝。在一个实施例中，栅介质区36的第三层32的厚度介于大约10nm 和大约200nm之间。

图6给出形成有栅极21的多晶硅的器件600。一方面，多晶硅21 由化学气相淀积所形成。例如，多晶硅层21可以在第三栅介质层32 之上淀积。一方面，栅极21的多晶硅的厚度介于10nm和2000nm之间。 根据另一方面，在形成p⁺体区15和n⁺源区14之后，栅极21的多晶硅 可被转化为金属或金属硅化物。例如，在图8和图9所示的形成之后， 多晶硅栅极可在p⁺体区15和n⁺源区14形成之后被转化为金属硅化物。

图7给出器件700的栅堆叠的形成。根据一个实施例，通过各向 异性刻蚀来将栅极21的多晶硅和包括层30、层31和层32的栅介质区 36图案化，以形成栅堆叠。形成栅堆叠使其覆盖于n^-漂移区10的上表 面之上并在p⁺体区15中靠近n^-漂移区10的部分的表面之上。一方面， 该刻蚀可以包括反应离子刻蚀。

图8给出器件800的p⁺体区15的形成。根据一方面，p⁺体区15 由高剂量离子注入和退火形成。一方面，离子注入的剂量介于 1x10¹⁴/cm²和1x10¹⁶/cm²之间。一方面，退火在800摄氏度至1200摄氏 度之间进行，退火时间介于1秒和10小时之间，使得p⁺体区15的深 度介于0.3μm和3μm之间。p⁺体区15的峰值掺杂浓度可以介于 1x10¹⁸cm^-3和1x10²⁰cm^-3之间。p⁺体区15包括n^-漂移区10的上表面的区 域，并位于栅堆叠的一部分之下。

图9给出器件900的n⁺源区14的形成。一方面，n⁺源区14由高 剂量离子注入和退火形成。n⁺源区14的离子注入的剂量可以大致介于 1x10¹⁴/cm²和1x10¹⁶/cm²之间。n⁺源区14包括p⁺体区15的上表面之上的 区域，并位于栅堆叠的一部分之下。一方面，退火在800摄氏度至1100 摄氏度之间进行，退火时间介于1秒和100分钟之间，使得n⁺源区14 的深度介于0.01μm和0.5μm之间。

图10给出器件1000中的接触孔的形成之后的截面图。根据一个 实施例，接触孔由氧化硅33淀积和图案化形成。例如，可以将氧化硅 33淀积在栅堆叠之上。一方面，淀积的氧化硅层33的厚度介于大约 100nm和大约1000nm之间。然后，根据如图11所示的源极20的形成， 通过诸如反应离子刻蚀之类的刻蚀来将氧化硅层33图案化，以便形成 接触孔38（如图3所示，器件300）。

图11给出器件1100的源极20的形成。一方面，源极由铝淀积和 图案化所形成。例如，铝可淀积于p⁺体区、n⁺源区14和部分氧化硅层 33的表面之上。一方面，淀积的铝20的厚度可以大致介于0.1μm和 20μm之间。随后通过诸如反应离子刻蚀之类的刻蚀将铝层和/或氧化 硅层图案化，以形成如图3中所示的器件300。

应当理解的是，本发明的FET器件以IGBT的形式实现时，除形成 n^-漂移区10以外，其制造步骤与以功率MOSFET的形式实现的本发明的 FET器件的制造步骤相同。对于功率MOSFET，n^-漂移区10由在n⁺衬底 11上的外延生长形成。然而，对于IGBT器件，n^-漂移区10由在p⁺衬 底16上的外延生长形成，或者由n^-掺杂的衬底晶片减薄形成。

图12给出根据本发明的一个实施例以IGBT的形式来实现的FET 器件1200的截面图。器件1200的结构与图3中给出的功率MOSFET器 件300的结构相似。然而，对于器件1200，IGBT的衬底是p⁺衬底16。 器件1200的p⁺基区（即p⁺体区）15重掺杂，并且IGBT器件1200的栅 介质区36中嵌入了电荷俘获材料31。n^-漂移区10的掺杂浓度取决于 IGBT的额定击穿电压。在另一示例中，n^-漂移区10的掺杂浓度介于 1x10¹²cm^-3和1x10¹⁵cm^-3之间。一方面，栅介质区36的第一层30是氧化 硅，其厚度介于大约1nm和大约10nm之间。栅介质区36的第二层31 是电荷俘获材料31。一方面，电荷俘获材料31是氮化硅、硅纳米晶体 或这两种材料的组合。更进一步，一方面，电荷俘获材料31的厚度介 于大约1nm和大约100nm之间。

此外，一方面，栅介质区36的第三层32是氧化硅或氧化铝。栅 介质区的第三层32的厚度可以大致介于10nm和200nm之间。在一个 实施例中，p⁺基区（即p⁺体区）15的峰值掺杂浓度介于1x10¹⁸cm^-3和 1x10²⁰cm^-3之间。p⁺基区（即p⁺体区）15与发射极（源极）20的金属直 接相连。一方面，发射极（源极）20的金属是铝。铝20的厚度可以介 于大约0.1μm和大约20μm之间。本发明的器件1200的栅极21可以 是多晶硅、金属或金属硅化物。一方面，栅极21的多晶硅的厚度介于 大约10nm和大约2000nm之间。

根据本发明的实施例，在图3至图12中均以平面功率场效应晶体 管的形式展示。然而，应当理解的是，包括栅介质区36中的电荷俘获 材料31和重掺杂p⁺体区15的栅堆叠也可以以槽栅功率场效应晶体管 的形式来实现。

图13、14示出根据本发明的一些方面的方法。虽然，为简化叙述， 这些方法均以行为序列的形式给出。但是，应当理解和领会的是，由 于根据本申请的图示和描述一些行为可以以不同的顺序和/或其它行 为同时进行，因此本发明并不限于这些行为顺序。例如，本领域技术 人员将会理解和领会的是，这些方法也可以例如在状态图中以一系列 相关的状态或事件来表示。此外，在实现根据本发明的一些方面的方 法时，可能并非所有示出的行为都是必需的。附带地，还应当理解的 是，在下文中和在本发明的自始至终所公开的方法能够存储在制品上 并且将这些方法传输至电脑中。

现在参照图13，所给出的是用于制造根据本发明的一个实施例的 FET的方法1300的高阶流程图。在标号1302中，形成第一导电类型的 掺杂漂移区。一方面，掺杂漂移区通过在n⁺衬底上外延生长n^-漂移区 来形成。在标号1304中，在掺杂漂移区之上形成栅堆叠。形成栅堆叠 的步骤包括：在标号1306中形成第一栅介质层、在标号1308中在第 一层之上形成第二栅介质层、在标号1310中在第二栅介质层之上形成 第三栅介质层、在标号1312中在第三栅介质层之上淀积栅极、在标号 1314中将栅极和各栅介质层图案化。

形成栅堆叠后，在标号1316中，在掺杂漂移区中形成第二导电类 型的掺杂体区。一方面，掺杂体区是由高剂量离子注入和退火形成的 p⁺体区。在标号1318中，在掺杂体区中形成第一导电类型的掺杂源区， 其中，第一栅介质层覆盖体区的表面，并且形成从掺杂源区到掺杂漂 移区的沟道。一方面，掺杂源区是由高剂量离子注入和退火形成的n⁺源区。之后，在标号1320中，在栅堆叠附近形成接触孔。接触孔可由 淀积介质层随后图案化该介质层形成。此外，在标号1322中，源极在 掺杂源区和掺杂体区之上形成，其中源极将掺杂源区和掺杂体区短接。 一方面，源极由淀积金属层和图案化来形成。

现在参照图14，所给出的是用于制造根据本发明的一个实施例的 FET的方法1400的高阶流程图。在标号1402中，形成第一导电类型的 掺杂漂移区。一方面，掺杂漂移区由在n⁺衬底上外延生长n^-漂移区形 成。在标号1404中，在掺杂漂移区之上形成栅堆叠。形成栅堆叠的步 骤包括：在标号1406中形成第一栅介质层、在标号1408中在第一层 之上形成第二栅介质层、在标号1410中在第二栅介质层之上形成第三 栅介质层、在标号1412中在第三栅介质层之上淀积栅极、在标号1414 中将栅极和各栅介质层图案化。形成栅堆叠后，在标号1416中，离子 被注入到掺杂漂移区的上部中以及栅堆叠的一部分之下，其掺杂浓度 介于1x10¹⁸cm^-3和1x10²⁰cm^-3之间，以在标号1418中形成第二导电类型 的掺杂体区。

图15给出描绘了一组示例性的、非限制性的抽样结果的曲线 1500，用于描述本发明的各个实施例的一个或多个方面。图中给出根 据本发明的一个实施例的新型功率MOSFET的实验测得的转移特性。应 用本发明所提供的技术，该体区的掺杂浓度比常规功率MOSFET的体区 的掺杂浓度提高了一个数量级，并且通过对该器件的栅极施加-25V的 电压15ms，该新型器件的阈值电压被编程为和常规器件的阈值电压一 样的1V，如图所示。由于体区15重掺杂，因此该新型器件中的寄生 BJT的开启得到了抑制。

图16给出图15中所示的具有1V的编程后的阈值电压的功率 MOSFET的I_DS-V_DS特性所描绘的曲线1600。

非钳位感性开关（UIS）测试被用于评估以图15、图16中所示为 特征的本发明的器件的可靠性。在测试中，受测试器件（DUT）与电感 (400μH)、直流电源（30V）在室温下串联。对DUT的栅极施加单电 压脉冲（0V到20V），不断增加脉冲宽度直至在高I_DS、高V_DS下观察到 DUT的失效为止。结果，该新型器件在UIS过程中能吸收的雪崩能量是 常规功率MOSFET能吸收的雪崩能量的5.2倍。以上结果已在《IEEE  Electron Device Letters》上发表。

本申请中所形成的功率器件适用于任何电子设备。例如，所形成 的功率器件适用于计算机、家电、工业设备、便携式设备、通信设备、 医疗设备、研发设备、运输车辆、雷达/卫星设备等。便携式设备，尤 其是便携式电子设备以功率器件的小型轻便实现了更好的便携性。便 携式设备的示例包括手机及其它双向通信设备、个人数字助理、掌上 电脑、寻呼机、笔记本电脑、遥控器、记录仪（视频和音频）、收音 机、小型电视、网络浏览器、照相机等。

上文中的描述包括本发明的一些实例。当然，为了描述本发明不 可能描述各个方法或部件的每一个能够想到的组合，但本领域技术人 员可以想到，本发明可以存在许多其它的组合和置换。因此，本发明 旨在包含落入所附权利要求的精神和范围内的替代方案、修改方案以 及变型方案。此外，就说明书中和权利要求中所使用的术语“包括” 和“包含”来说，如当“包括”被用作权利要求中的过渡词时被解释 的那样，这些术语旨在以与术语“包括”相似的方式而作为开放式。

参照本申请中自始至终的“一个实施例”或“实施例”，其指与 该实施例相关联而描述的特定特征、结构或特性至少包括在一个实施 例中。因此，本文中不同地方出现的“在一个实施例中”或“在实施 例中”不必都指代同一个实施例。此外，在一个或多个实施例中，可 以以任何适当的方式来组合特定特征、结构或特性。

本文中使用的词语“示例性”和/或“示意性”表示用作示例、实 例或图示。为避免歧义，本申请所公开的主题并不限于这些示例。此 外，在此作为“示例性”和/或“示意性”来描述的设计的任何方面不 必解释为比其它方面或其它设计更优选或更有益，也不意味着排除本 领域普通技术人员所知道的等同示例性结构和技术。此外，就说明书 和权利要求书中所使用的术语“包括”、“具有”、“包含”及其它 相似词语来说，这些术语是开放式的，与作为开放过渡词的术语“包 括”相似，不排斥任何添加或其它元件。