在SGT MOSFET中灵活调节CRSS以平滑波形避免直流-直流器件中电磁干扰

技术领域

本发明主要关于半导体功率器件。更确切的说，本发明是关于带有灵活调节Crss的功率器件的新型改良的制备工艺和器件结构，以便平滑波形，避免增强型直流-直流器件的屏蔽栅沟槽（SGT）MOSFET中的电磁干扰。 

背景技术

本专利申请案为共同发明人的三个共同待决申请的部分连续（CIP）申请案：于2009年8月14日提交的申请号为US12/583192的申请案；于2009年8月14日递交的US12/583191以及于2011年1月28日递交的US13/016804的申请案。本申请案也是共同发明人的另一个共同待决的延续申请：于2011年4月28日递交的US13/066947的部分连续（CIP）申请案。申请案US13/066947为分案申请，要求于2006年2月17日递交的另一个申请案US11/356944（专利号为US7633119且已公布）和共同发明人于2009年12月11日递交的共同待决的申请案US12/653355的优先权。特此引用下列专利申请案US11/356944、US12/653355、US12/583192、US12/583191、US13/016804以及US13/066947的内容，以作参考。 

设计和制备用于直流-直流应用的功率器件的传统技术，由于相位节点的峰值电压很低，因此仍然面临许多困难，尤其是对效率较高的直流-直流器件来说，要求相位节点的峰值电压比80%的额定漏源电压（VDS）都低，从而避免电磁干扰（EMI）。这些技术问题通常对器件性能产生了限制以及负面影响。 

此外，通过屏蔽栅（SGT）结构降低功率半导体器件中栅漏电容Cgd的传统技术，仍然遇到了其他技术局限和难题。确切地说，设置在传统的SGT器件中沟槽底部的源极电极，通过半导体功率器件的边缘区域，连接到源极电压上。这不可避免地增大了源极电极电阻。此外，这种连接需要许多额外的掩膜，增加了制备的成本。许多获得专利权的发明已经提出了这种结构。 

Baliga在专利US5998833中提出了一种DMOS晶胞，如图1A所示。源极电极位于沟槽栅极下方，以降低栅漏电容。DMOS晶胞的栅极被分成两个部分。栅漏重叠区对电容的影响被消除，从而降低了栅漏电容。 

在美国专利6690062中，提出了如图1B所示的MOSFET器件，通过在边缘区中制备一个屏蔽电极，来改善晶体管结构的开关动作。屏蔽电极至少包围着一段有源晶胞阵列。在边缘栅极结构和漏极区之间有电容。位于边缘区中的屏蔽电极降低了边缘栅极结构和漏 极区之间的电容，从而降低了晶体管的栅漏电容C_GD。 

在美国专利6891223中，Krumrey等人提出了一种含有晶体管晶胞的晶体管，晶体管晶胞沿半导体衬底中的沟槽设置，两个或多个电极结构设置在沟槽中。此外，金属化结构设置在衬底表面上方，如图1C所示。沟槽延伸到晶体管的非有源边缘区中。电极结构及其相应的金属化之间的电连接，建立在边缘区中。 

然而，包含晶体管结构的上述专利及说明书，仍然遇到一个普遍的难题，就是设置在传统的SGT器件中沟槽底部上的源极电极，通过半导体功率器件的边缘区，连接到源极电压上。由于对高频开关功率器件的需求越来越大，所以迫切需要解决上述技术难题与局限的有效方案。对于MOSFET和IGBT等功率晶体管来说，新型器件结构和制备工艺必须降低这些开关功率器件的栅极和漏极之间的限速电容。 

另外，必须通过将顶部栅极部分下方的屏蔽电极连接到源极上，改善传统的结构，以满足相位节点对低峰值电压的要求，并且避免直流-直流应用时功率器件中的电磁干扰问题。 

因此，在功率半导体器件设计和制备领域中，十分有必要提出一种功率器件的新制备方法和器件结构，从而解决上述困难和局限。 

发明内容

因此，本发明的一个方面在于，提出了一种新型、改良的带有屏蔽栅沟槽（Shield gate trench，简称SGT）结构的半导体功率器件，一部分底部屏蔽的电极连接到源极金属，还有一部分底部屏蔽电极连接到栅极金属，以便满足相位节点的低峰值电压要求，并且避免直流-直流应用时功率器件中的电磁干扰问题，从而解决了上述难题。 

确切地说，本发明的一个方面在于，提出了一种新型、改良的带有屏蔽栅沟槽（SGT）结构的半导体功率器件，一部分底部屏蔽的电极连接到源极金属，还有一部分底部屏蔽电极连接到栅极金属。新型结构配置在低端MOSFET中，提高Crss，产生部分用于穿通的晶胞，从而达到降低相位节点峰值环的目的。 

本发明的另一个方面在于，提出了一种新型、改良的带有屏蔽栅沟槽（SGT）结构的半导体功率器件，一部分底部屏蔽的电极连接到源极金属，还有一部分底部屏蔽电极连接到栅极金属。新型结构配置在高端MOSFET中，提高Crss，使得高端MOSFET的开关速度变慢，从而达到降低相位节点峰值环的目的。 

本发明的另一个方面在于，提出了一种新型、改良的带有屏蔽栅沟槽（SGT）结构的半导体功率器件，一部分底部屏蔽的电极连接到源极金属，还有一部分底部屏蔽电极连接到栅极金属，通过调节连接到栅极金属上的底部电极的数量，可以灵活调整Crss，从而对不同类型的应用，达到不同的设计目标。 

本发明的一个较佳实施例主要提出了一种含有多个功率晶体管晶胞的半导体功率器件，每个功率晶体管晶胞都有一个沟槽式栅极，设置在栅极沟槽中，其中沟槽式栅极包含 一个屏蔽底部电极，设置在栅极沟槽底部，通过中间-电极绝缘层，与设置在栅极沟槽顶部的顶部栅极电极电绝缘。至少一个含有屏蔽底部电极的晶体管晶胞，作为源极-连接屏蔽底部电极，电连接到半导体功率器件的源极金属上，至少一个含有屏蔽底部电极的晶体管晶胞，作为栅极-连接屏蔽底部电极，电连接到半导体功率器件的栅极金属上。 

在本发明的一种实施方式中，公开了一种含有多个功率晶体管晶胞（或称作晶体管单元）的半导体功率器件，每个功率晶体管晶胞都具有一个沟槽式栅极，设置在栅极沟槽中，其中所述的沟槽式栅极包括一个屏蔽底部电极，设置在栅极沟槽的底部，通过中间电极绝缘层，与设置在栅极沟槽顶部的顶部栅极电极相隔离，其中：至少一个晶体管晶胞含有屏蔽底部电极，作为源极-连接（Source-connecting）屏蔽底部电极，电连接到半导体功率器件的源极电极，至少一个晶体管晶胞含有屏蔽底部电极，作为栅极-连接（Gate-connecting）屏蔽底部电极，电连接到半导体功率器件的栅极金属。 

上述半导体功率器件，半导体衬底还包括一个有源区和一个端接区（Termination region），在所述有源区中所述晶体管晶胞具有一个源极区，设置在沟槽式栅极附近；以及至少一个所述晶体管晶胞构成一个源极接触晶胞，包括一个在所述源极区中打开的源极连接沟槽，用于将所述源极-连接屏蔽底部电极电连接到设置在所述的源极连接沟槽上方的源极金属上。 

上述半导体功率器件，所述半导体衬底包括一个有源区和一个端接区，所述栅极沟槽还包括栅极垫接触沟槽，设置在端接区，所述栅极沟槽还包括多个栅极滑道沟槽，从有源区中的栅极沟槽开始，延伸到端接区中的栅极垫接触沟槽；至少一个所述栅极垫接触沟槽，作为屏蔽底部至栅极垫接触沟槽（Shielding-bottom-to-gate-pad contact trench），由导电材料填充，用于将至少一个所述栅极连接屏蔽底部电极，电连接到设置在所述屏蔽底部至栅极垫接触沟槽上方的栅极金属。 

上述半导体功率器件，还包括：一个设置在所述半导体功率器件上方的绝缘保护层，在所述源极区以及所述的源极连接沟槽上方具有多个源极开口，其中导电材料填充在所述的多个源极开口中，用于将源极区和源极连接屏蔽底部电极电连接到所述的源极金属。 

上述的半导体功率器件，还包括：一个设置在所述半导体功率器件上方的绝缘保护层，在所述栅极垫接触沟槽上方具有多个栅极开口，带有的所述屏蔽底部至栅极垫接触沟槽在所述的端接区中，用于将沟槽式栅极和栅极连接屏蔽底部电极电连接到所述栅极垫。 

上述半导体功率器件，至少一个由导电材料填充的所述的栅极垫接触沟槽，仅电连接到顶部栅极电极上，与设置在沟槽式栅极底部的屏蔽底部电极电屏蔽。 

上述半导体功率器件，还包括：一个虚拟沟槽，设置在端接区的外围区域中，通过设置在所述半导体功率器件上方的绝缘保护层打开，其中所述虚拟沟槽是由导电材料上方的金属插头填充，导电材料填充在虚拟沟槽底部，其中虚拟沟槽中的金属插头还接触了覆盖着端接区外围的绝缘保护层的一个漏极金属，作为半导体功率器件的通道终点（Channel stop）。 

上述半导体功率器件，所述栅极滑道沟槽还包括屏蔽底部电极，设置在栅极滑道沟槽底部，通过中间电极绝缘层，与顶部栅极电极电绝缘。 

上述半导体功率器件，具有电连接到栅极金属上的栅极连接屏蔽底部电极的晶体管晶胞的数量，与具有电连接到源极电极上的源极连接屏蔽底部电极的晶体管晶胞的数量之比在1%至50%之间。 

上述的半导体功率器件，具有电连接到栅极金属上的栅极连接屏蔽底部电极的晶体管晶胞的数量，与具有电连接到源极电极上的源极连接屏蔽底部电极的晶体管晶胞的数量之比为25%。 

上述的半导体功率器件，其中具有电连接到源极电极上的源极连接屏蔽底部电极的晶体管晶胞的数量，为具有电连接到栅极金属上的栅极连接屏蔽底部电极的晶体管晶胞数量的四倍。 

上述半导体功率器件，具有电连接到栅极金属上的栅极连接屏蔽底部电极的晶体管晶胞的数量，与具有电连接到源极电极上的源极连接屏蔽底部电极的晶体管晶胞的数量之比为50%。 

上述半导体功率器件，其中具有电连接到源极电极上的源极连接屏蔽底部电极的晶体管晶胞的数量，为具有电连接到栅极金属上的栅极连接屏蔽底部电极的晶体管晶胞数量的两倍。 

在本发明的另一种实施方式中，还提供了一种用于制备半导体功率器件的方法，该器件包括一个源极金属和一个栅极金属，分别的电连接到半导体功率器件的源极和栅极，其特征在于，该方法包括：在衬底中，打开多个沟槽，并用导电栅极材料填充所述的沟槽；并且利用一个掩膜，进行定时刻蚀，从有源晶体管晶胞附近每个所选的沟槽上回刻所述的栅极材料，从而保留所选沟槽的底部，留下仍然用栅极导电材料填充的被掩膜覆盖的沟槽；在所述的所选沟槽中，用屏蔽绝缘物覆盖底部，构成一个底部绝缘电极；将仍然用导电栅极材料填充的部分沟槽，作为源极接触沟槽，用于连接源极金属，用导电栅极材料填充的剩余沟槽，作为栅极接触沟槽，用于连接栅极金属；并且将预定义的第一组底部屏蔽电极电连接到至少一个源极接触沟槽上，并且将预定义的第二组底部屏蔽电极电连接到至少一个栅极接触沟槽上。 

上述方法，制备栅极接触沟槽的步骤还包括，在端接区中制备栅极接触沟槽，远离有源晶胞，用于接触覆盖在端接区上方的栅极金属。 

上述方法，制备源极接触沟槽的步骤还包括，在有源晶胞附近的有源晶胞区中，制备源极接触沟槽，用于接触覆盖在有源晶胞区上方的源极金属。 

上述方法，还包括：所述的分别将预定义第一组和预定义第二组底部屏蔽电极电连接到源极接触沟槽和栅极接触沟槽的步骤，还包括将预定义第二组底部屏蔽电极配置成预定义第一组的1%至50%。 

上述的方法，还包括：制备一个绝缘层，覆盖所述的半导体功率器件的顶面，在所述 的沟槽剩余部分上方，打开多个源极接触开口，形成源极接头，直接接触所述的沟槽剩余部分中的栅极材料，以便电连接到所述的底部屏蔽电极。 

上述方法，还包括：制备一个绝缘层，用于覆盖所述的半导体功率器件的顶面，并且打开至少一个栅极接触开口，用于将提供的一栅极垫电连接到所选的那部分沟槽中所述的沟槽式栅极中所述的栅极材料。 

上述方法，还包括：打开多个沟槽还包括打开多个栅极滑道沟槽（Gate runner trenches），从有源晶体管晶胞附近的有源区中的栅极沟槽开始，延伸到设置在端接区中的栅极-接触沟槽（Gate-contacting trenches）；并且将预定义第二组底部屏蔽电极电连接到栅极-接触沟槽，还包括用导电栅极材料填充栅极滑道沟槽，以便通过栅极滑道沟槽，将预定义第二组底部屏蔽电极电连接到栅极-接触沟槽。 

阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。 

附图说明

图1A至1C表示本专利所述的沟槽式MOSFET器件的剖面图，以降低栅漏电容。 

图2A-2C表示带有本发明的改良布局结构的部分沟槽式MOSFET器件的剖面图。 

图3A和3B表示SGT MOSFET晶胞中不同比例的屏蔽底部电极电连接到栅极和源极上的两个俯视图。 

图3C表示顶部栅极电极通过栅极接头，电连接到栅极滑道金属上的俯视图。 

图4A至4P表示如图2A所示的沟槽式MOSFET器件的制备工艺剖面图。 

图5表示一种同步降压变换器的电路图。 

具体实施方式

图2A表示本发明所述的一部分新型布局的屏蔽栅沟槽（SGT）MOSFET功率器件300的剖面图。如图2A所示，沿图3A的A-A'和B-B'线的剖面图，SGT MOSFET300位于硅衬底上，包括一个在重掺杂层105上的轻掺杂外延层110。该结构的有源区包括115等有源栅极沟槽，其中栅极电极150形成在沟槽顶部，底部屏蔽电极130形成在沟槽底部，通过电介质层120，与栅极电极150绝缘。SGT MOSFET器件300还包括源极多晶硅沟槽115-S，形成在有源区附近的端接区中。SGT MOSFET器件300也包括虚拟多晶硅沟槽（Dummy poly trench）115-D，形成在端接区中。在有源区中，源极金属190-S通过电介质层（例如氧化物180），与栅极电极150绝缘。源极金属层190-S通过金属接头145-S（例如钨插头），电连接到源极区170和本体区160，钨插头填充了源极本体接触开口，从源极金属开始，穿过源极区170，延伸到本体区160中。栅极电极150的顶面在源极区170的顶面以下凹陷。形成在端接区中的源极多晶硅沟槽115-S包括一个源极电极130-S'，通过金属导体145-S'（例如钨插头），电连接到源极金属190-S上，钨 插头填充了在氧化物180中的接触开口。通过氧化层180打开的源极接触开口，注入接触掺杂区165，以增强钨插头145-S、145-S'到源极区170和本体区160的电接触。虚拟沟槽115-D包括一个虚拟多晶硅130-D，通过金属导体145-D'，电连接到漏极金属190-D。金属导体145-D也连接到漏极金属190-D。虚拟多晶硅沟槽115-D和金属导体145-D作为器件300的通道终点，如图3C所示。 

图2B表示在端接区中沿屏蔽栅沟槽（SGT）MOSFET功率器件300的第三方向上的那部分的剖面图。如图2B所示，沿图3C的D-D'线的剖面图中，栅极滑道金属190-G电连接到扩展的沟槽栅极115中的栅极电极150，或者通过栅极导体145-G，沿端接区中的第三维度，电连接到栅极滑道沟槽。 

在本发明中，大多数的有源沟槽115的屏蔽底部电极都电连接到源极金属190-S，例如130-S，而其他的屏蔽底部电极（例如130-G）则电连接到栅极金属190-G。如图2A所示，通过形成在源极多晶硅沟槽115-S中的源极电极130-S'以及金属导体145-S'，屏蔽底部电极130-S电连接到源极金属190-S。如图2C所示，即沿图3A的C-C'线的剖面图，通过栅极电极130-G'和端接区中第三维度的金属导体145-G'，屏蔽底部电极130-G电连接到栅极金属190-G。将部分屏蔽底部电极短接至栅极金属，更多的栅极-漏极重叠，会增大SGT MOSFET器件300的反向传输电容Crss。通过调节具有连接到栅极金属上的屏蔽底部电极的晶胞数量，可以灵活调节SGT MOSFET器件300的Crss，从而无论布局如何变化，器件的RdsA都不会受影响。 

图3A和3B表示两种不同布局结构的两个示例的俯视图。如图3A所示，50%的晶胞具有屏蔽底部电极，配置成130-G，连接到栅极金属190-G，剩余的屏蔽底部电极为130-S，连接到源极金属190-S。具体来说，对于每个具有屏蔽底部电极130-S短接至源极金属190-S的晶胞来说，都有一个具有屏蔽底部电极130-G的晶胞短接至栅极金属190-G。 

图3B表示25%的具有屏蔽底部电极的晶胞配置成130-G，连接到栅极金属190-G，剩余的屏蔽底部电极130-S连接到源极金属190-S。具体来说，对于具有屏蔽底部电极130-S短接至源极金属190-S的三个晶胞来说，都会有一个具有屏蔽底部电极130-G的晶胞短接至栅极金属190-G。可以灵活调节底部电极短接至源极金属的晶胞数量，与底部电极短接至栅极金属的晶胞数量比例，最好是从1%至50%。本发明的器件布局中，部分屏蔽底部电极连接到栅极电势，与所有的屏蔽底部电极都连接到源极电势上的标准SGT器件相比，产生了更多的积累区，从而降低了Rdson。 

MOSFET器件300的制备工艺如图4A-4P所示。在图4A中，在硅衬底上首先使用硬掩膜812（例如厚的氧化层），硅衬底包括一个轻掺杂的外延层810在重掺杂外延层805上方。在硬掩膜812上方，使用一个沟槽掩膜（图中没有表示出），以制备氧化物硬掩膜812，然后除去。参见图4B，通过沟槽刻蚀工艺，在外延层810中打开多个沟槽815。电极和目标氧化物厚度所要求的净深度决定了沟槽深度，沟槽深度约为1.5微米 至6.0微米。在图4C中，除去硬掩膜812，进行牺牲氧化，然后通过氧化物刻蚀，除去沟槽壁上受损的表面，使侧壁平滑。然后，通过底部氧化，生长底部氧化层817。根据低Rds和高击穿电压的器件优化要求，氧化层817的生长厚度约为至较厚的氧化层817可以减小硅表面电场，允许使用较重的掺杂，对于相同的额定击穿，产生的Rds较小。 

在图4D中，源极多晶硅层830沉积在沟槽815中。在图4E中，进行全面多晶硅回刻，以便回刻源极多晶硅层830。回刻源极多晶硅层830无需掩膜，直到其顶面刚到硅衬底顶面下方为止。在图4F中，利用第二掩膜（即源极多晶硅掩膜832），覆盖硅衬底的端接区。然后，回刻源极多晶硅层830，除去沟槽内的上部，用于栅极电极。利用定时的回刻工艺，将源极多晶硅830刻蚀到目标深度，例如将源极多晶硅830回刻到硅衬底表面以下大约0.6微米至1.8微米。可以保存源极多晶硅掩膜832，以便进一步的氧化物回刻（湿刻蚀），有利于后续工艺中的高密度沉积（HDP）。 

利用湿刻蚀，剥去源极多晶硅掩膜832。在图4G中，通过HDP沉积以及化学机械抛光（CMP），制备HDP氧化层834，例如厚度为左右，在沟槽815的上部以及硅衬底的顶面上。在图4H中，利用P-覆盖掩膜836覆盖硅衬底的端接区。然后，通过定时回刻工艺，将沟槽侧壁的HDP层834和厚氧化物回刻到目标深度，例如将源极多晶硅830回刻到硅衬底表面以下1.0微米，如图4I所示。 

在图4J中，剥去P-覆盖掩膜836。制备一个很薄的栅极氧化层837（例如至 左右），覆盖沟槽壁的上部以及有源区中硅衬底的顶面。在栅极沟槽侧壁的薄氧化物有利于降低栅极阈值电压。在图4K中，在栅极沟槽中沉积并回刻栅极多晶硅层850，形成栅极电极。简单回刻该栅极多晶硅层850无需掩膜，直到其表面在硅衬底顶面以下凹陷为止。 

在图4L中，通过本体掺杂注入，在硅衬底顶部，制备多个本体掺杂区860。例如，在约为60keV至300keV的能量能级下，注入剂量约为5e12cm^-2至2e13cm^-2的硼掺杂物。通过本体扩散，形成本体区860。本体驱动使掺杂物扩散到所需深度，比上部栅极电极浅。 

然后如图4M所示，利用第四掩膜（即光致抗蚀剂作为源极掩膜838），进行源极掺杂注入，制备多个源极掺杂区870。在注入源极之前，进行局域氧化物减薄。在图4N中，除去光致抗蚀剂层838，然后利用高温，扩散源极区870。源极驱动之后，在硅衬底上方沉积LTO/BPSG层880。然后，进行BPSG流程工艺。 

在图4O中，利用接触掩膜（图中没有表示出），穿过LTO/BPSG层880，打开接触开口842，在接触沟槽的底面下方，注入接触掺杂区844，除去接触掩膜之后（图中没有表示出），沉积一个金属层。在图4P中，利用金属掩膜（图中没有表示出），将金属层制成栅极金属890-G（图中没有表示出）、源极金属890-S和漏极金属890-D的图案。进行等离子增强氧化物和氮化物沉积，制备氧化层和氮化层，在硅衬底上方作为钝化层（图中没有表示出），覆盖栅极金属890-G、源极金属890-S和漏极金属890-D。然后，利用钝 化掩膜，刻蚀钝化层，使栅极金属890-G、源极金属890-S和漏极金属890-D（图中没有表示出此过程）电绝缘。减薄晶圆，沉积背部金属，形成漏极电极（图中没有表示出此过程）。 

在升压或降压转换器的高端MOSFET和/或低端MOSFET中，配置SGT MOSFET器件的新布局，一些屏蔽底部电极连接到栅极电势上，以降低相位节点的峰值电压。图5表示一种同步降压转换器10的电路图，包括一个高端开关11和一个低端开关13，它们都作为MOSFET器件。高端开关11连接在电压源V_cc和电感器15之间。低端开关13连接在电感器15和接地端之间。由高端开关11和低端开关13各自栅极电极上所加的电压，驱动它们的开关性能。转换器10还包括一个连接在电感器15和接地端之间的电容17。高端MOSFET为电感器和低端MOSFET充电，代替传统的降压调制器二极管，为电感电流提供低损耗的回流。 

由于在低端MOSFET中，配置了SGT MOSFET器件的新布局，一些屏蔽底部电极连接到栅极电势上，因此获得了较高的Crss，致使当VGS尖峰高于局域晶胞中的阈值电压（VTH）时，部分晶胞发生穿通，使波形平滑，产生较低的相位节点峰值环。另外，当高端MOSFET开启时，很快的开关速度会在局域晶胞中发生较高的栅极尖峰。由于在高端MOSFET中，配置了SGT MOSFET器件的新布局，一些屏蔽底部电极连接到栅极电势上，因此获得了较高的Crss，致使当高端MOSFET开关较慢时，使波形平滑，产生较低的相位节点峰值环。此外，直流-直流转换器需要较低的比导通电阻，而不会损害非箝位电感开关（UIS）的性能，或者增大开关损耗。本发明所述的SGT MOSFET器件是这种有助于降低电磁干扰的屏蔽式栅极的解决方案。 

尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。例如，除了多晶硅之外，还可以利用其他导电材料填充沟槽。因此，应认为所附的权利要求书涵盖了本发明的真实意图和范围内的全部变化和修正。