基于非晶化工艺及热处理在凹部中形成有内埋式应变诱发性材料的晶体管

技术领域

基本上，本揭露涉及集成电路的制造，并且尤指利用内埋式诱发 性半导体材料而具有应变信道区的晶体管，以便加强晶体管信道区中 的电荷载体迁移率。

背景技术

复杂集成电路的制造需要提供其代表复杂电路主要(dominant)电 路组件的大量晶体管组件。例如，可在目前可得的复杂集成电路中提 供数百万个晶体管。基本上，目前实行的是多个工艺技术，其中，以 微处理器、储存芯片及诸如此类的复杂电路为例，CMOS技术由于其在 操作速度及/或功率消耗及/或成本效益方面的优异特性，是目前最有 前景的方式。在CMOS电路中，互补式晶体管，也就是，P型晶体管和 N型晶体管，用于形成电路组件，如反相器和其它逻辑栅，用以设计高 度复杂的电路总成，如CPU、储存芯片及诸如此类。在使用CMOS技术 制造复杂集成电路期间，晶体管，也就是，N型晶体管和P型晶体管， 是在包括有结晶半导体层的衬底(substrate)上形成。泛称场效晶体管 的MOS晶体管，无论谈的是N型晶体管或P型晶体管，都包含所谓的 PN接面(junction)，其通过高度掺杂漏极和源极区的界面(interface) 所形成，在漏极区与源极区之间插置有反向或弱掺杂信道区。信道区 的导电性，也就是，导电信道的驱动电流能力，受控于信道区附近所 形成并且通过薄绝缘层与其分隔的栅极电极。一旦施加适当的控制电 压至栅极电极而形成导电信道，信道区的导电性还(among other  things)取决于掺杂浓度、电荷载体迁移率以及，对于信道区依晶体管 宽度方向的给定延伸，介于源极与漏极区之间亦称为信道长度的距离。 因此，缩减信道长度，还有降低与其相关的信道电阻率，是达成集成 电路操作速度提升的主要设计准则。

然而，持续缩小的晶体管尺寸(dimension)涉及与其有关，为了避 免不当抵消MOS晶体管信道长度稳定缩减所带来的好处，而必须处理 的多个问题。例如，为了结合期望信道可控制性提供低薄片与接触电 阻率，在漏极和源极区中，依从垂直方向以及横向，需要高精密度掺 质分布(dopant profile)。此外，为了维持所需的信道可控制性，还 可为了配合信道长度缩减而调整栅极介电材料。然而，某些用于维持 高信道可控制性的机制也会对晶体管信道区中的电荷载体迁移率造成 负面影响，从而部分抵销信道长度缩减所带来的好处。

由于关键尺寸，也就是，晶体管栅极长度，持续缩减大小(size) 需要(necessitate)高复杂度工艺技术的调整(adaptation)以及可能 还有新开发，并且也因迁移率降低可造成效能增益显著下降，已提出 针对给定信道长度提升信道区中电荷载体迁移率以加强晶体管组件的 信道导电性，藉以改善效能，与需要极度缩减关键尺寸的技术标准带 来的进步相当，同时又避免或至少延后与装置尺度(scaling)有关的许 多工艺调整。

一种用于提升电荷载体迁移率的有效机制是修改信道区中的晶格 结构，其方式是例如通过在信道区附近产生拉伸(tensile)或压缩 (compressive)应力(stress)以便在信道区中产生相应的应变力 (strain)，这分别改变了电子与电洞的迁移率。例如，针对活性硅 (active silicon)材料的标准结晶配置(crystallographic  configuration)，也就是，信道长度对准<110>方向的(100)表面定向 (surface orientation)，在信道区中形成拉伸应变力，提升电子的迁 移率，此依次可直接转变为相应提升导电性。另一方面，信道区中的 压缩应变力可提升电洞的迁移率，从而潜在加强P型晶体管的效能。 将应力或应变力工程引进集成电路制造是颇有前景的方式，理由在于 应变硅可视为「新」型半导体材料，其可促成制造快速强大的半导体 装置而无需昂贵的半导体材料，同时仍可使用许多建置完善的制造技 术。

因此，为了诱发可导致相应应变力的压缩应力，已提出在信道区 旁边引进例如硅/锗(SiGe)材料。在形成Si/Ge材料时，PMOS晶体管的 漏极和源极区选择性凹陷以形成凹部，此时NMOS遭到屏蔽，接着通过 外延生长，在PMOS晶体管凹部中选择性形成硅/锗材料。

虽然此技术在P型信道晶体管从而整个CMOS装置的效能增益方面 有显著的好处，然而，结果发现在包括有大量晶体管组件的先进半导 体装置中，可观察出装置效能的变异性(variability)增加，这可与用 于在P型信道晶体管漏极和源极区中并入(incorporate)应变硅/锗合 金的上述技术有关。

P型晶体管漏极和源极区中应变诱发性硅/锗材料的存在，可大幅 改变晶体管的电流驱动能力，从而还有并入硅/锗材料期间的更小变 异，或任何材料成分变化可因而显著影响P型信道晶体管的效能。内 埋式硅/锗材料的应变诱发性效应取决于内埋式应变诱发性半导体材 料的用量(amount)、关于信道区的距离，并也取决于应变诱发性半导 体材料的大小及形状。例如，并入更多锗，由于可加大硅/锗材料与主 动区硅材料之间的相应晶格失配，因此可导致形成的应变力增大。然 而，半导体合金中锗的最大浓度可取决于使用的工艺策略，理由在于 进一步增加锗浓度可导致锗凝聚过度，这依次可增加晶格缺陷及诸如 此类。再者，漏极和源极区中应变诱发性材料的用量及其形状可取决 于漏极和源极区中所形成凹部的大小与形状，其中，离自信道区的有 效距离还可基于相应凹部的大小与形状予以实质决定。因此，对于提 供应变诱发性硅/锗材料的给定沉积配方，也就是，对于半导体材料中 的给定锗浓度，凹部的大小与形状在调整晶体管整体效能中可扮演重 要角色，其中，尤甚者，可基于凹部的大小与形状，显著决定P型信 道晶体管形成的效能增益的跨晶粒均匀度及跨衬底均匀度。

用于在P型信道晶体管中形成内埋式硅/锗材料的典型习知处理流 程可包括后述处理步骤。在为了形成晶体管于其中及其上而形成主动 半导体区之后，这通常通过形成横向界定(delineate)主动区的适当隔 离区予以完成，基于任何适当的工艺策略而形成栅极电极结构。也就 是，在形成埋入式应变诱发性硅/锗材料时，结合除了确实图案化栅极 层堆栈还可当作后续制造阶段中蚀刻与沉积屏蔽的一或多个适当介电 覆盖材料(ca_p material)，提供如介电材料、电极材料及诸如此类的 适当材料。在精密应用中，场效晶体管的栅极电极结构可设有小于等 于50纳米(nm)的栅极长度，藉以提供例如切换速度及驱动电流能力方 面的基本精密晶体管效能。然而，关键尺寸缩减也可在工艺变异上显 著取决于形成的晶体管效能，尤其是在依据实现非常有效的效能增强 机制而产生的时候，诸如在P型信道晶体管中埋入应变诱发性硅/锗材 料之类。例如，硅/锗材料关于信道区的横向距离变异可超潜在 (over-potentially)影响最终取得效能，尤其是在考虑基本极度缩小 晶体管的时候。例如，为了保存栅极介电材料之类敏感材料(sensitive  material)的完整性(integrity)而在栅极电极结构上形成任何侧壁间 隔物(spacer)，可显著影响横向距离，其中，几乎轻易地缩减形成的 间隔物宽度可能无法配合其它装置要求，如栅极材料的完整性之类。 因此，尤其对于栅极长度缩减而言，间隔物宽度即使是些微变异，都 可显著促成因内埋式硅/锗材料所致效能增益的整体变异性。

基于介电覆盖材料及侧壁间隔物结构，可接着将凹部蚀刻到漏极 和源极区内，其中，大小及形状可基于相应蚀刻策略的蚀刻参数予以 实质决定。应了解的是，如N型信道晶体管之类无需并入硅/锗材料的 任何其它晶体管通过适当的屏蔽层予以包覆。众所周知的是，各向异 性等离子辅助工艺中的蚀刻率可取决于特定装置区的局部邻区(local  neighborhood)。在透过蚀刻硅材料可基于溴化氢及诸如此类予以进行 的等离子辅助各向异性蚀刻工艺中，为了调整各向异性本质还有所考 虑蚀刻工艺经适当选择的等离子条件而使用有机添加物。然而，反应 性成分(reactive component)、有机添加物以及甚至是等离子条件的 存在，可随如电路组件「密度」及诸如此类的局部条件稍微改变。也 就是，半导体装置的局部配置可影响例如一个可有多个待蚀刻曝露表 面区的区域中的局部蚀刻条件，同时在其它装置区域中，相应表面区 的「密度」又可显著降低，藉以在这些区域中促成不同的蚀刻行为。 例如，一旦在晶体管的硅基漏极和源极中形成凹部，装置区即密集聚 在一起，也就是，在装置区中，晶体管的栅极电极间隔紧密，相较于 聚集度较不密集的装置区域，有不同的蚀刻行为。相应的效应即众所 周知的「图案加载(pattern loading)」，其因而导致形成的凹部具有 不同的大小及/或形状，因此，依次可促使晶体管效能有非常显著的变 异性，亦如上所述。

在某些习知方法中，形成的凹部的大小与形状的变异性，至少某 种程度通过额外进行具有高结晶各向异性的湿化学蚀刻工艺予以补 偿，以致可精确控制凹部的横向偏移(lateral offset)及其大小与形 状。例如，可使用如四甲基氢氧化铵(TMAH)、氢氧化钾及诸如此类建 置完善的蚀刻试剂(etch reagent)完成结晶各向异性蚀刻工艺，其中， 湿化学蚀刻化学过程(chemisry)就待图案化硅材料的不同结晶取向而 言，具有固有的「各向异性」蚀刻行为。因此，此固有蚀刻率差异对 硅基材料的标准结晶配置以凹口横向提供受限的蚀刻行为，从而对形 成的凹部的大小与形状提供优越的工艺均匀度。一般而言，使用的是 硅材料的标准结晶配置，也就是，晶体管长度方向沿着<110>方向取向 的(100)表面定向，或实体均等方向，其中，相较于其它如<110>、<100> 轴或任何相应均等方向之类的晶轴(crystallographic axes)，沿着 <111>方向观察到显著降低的蚀刻率。应了解的是，在本应用中，要将 相应结晶取向理解为代表实体均等取向，也就是，要将<100>取向理解 为表示任何实体均等取向，如<010>、<001>、<-100>及诸如此类。对 于晶面(crystal plane)也是一样。

因此，一旦实施最终的结晶各向异性蚀刻步骤，即可例如根据晶 体几何在凹部中形成界定妥善的侧壁表面，其中，(111)面可充当「蚀 刻终止」层，以至于可形成所谓的西格码状凹部(sigma-shaped  cavities)。

此方法可提供优越的蚀刻条件，并且从而改善形成的凹部的形状。 然而，发现到的是，可跨半导体晶粒区观察凹部深度的显著变异，其 中，凹部深度在栅极电极结构间距紧密的装置区中减小，而深度在晶 体管聚集度较不密集的装置区中则增加。

第2011/0294269A1号美国案揭露制造策略，用于在形成相应凹 部时，并入图案加载效应相依性降低的晶体管漏极和源极区中所提供 凹部中的半导体材料。为此，待图案化的半导体区可予以适当修改， 以图案加载效应降低的工艺策略为基础，如离子植入工艺，其产生显 著的晶体破坏，从而是材料的非晶化，这因而可导致蚀刻率显著不同。 可接着以各向同性蚀刻工艺为基础而蚀刻非晶半导体材料，其中，非 晶材料可改良蚀刻工艺的均匀度及可控制性，以致可如图1a所示，就 相应凹部的大小及形状方面改良均匀度。图1a描述半导体装置100， 其包含栅极电极结构160a与160b以及衬底101上方形成的半导体层 102的主动区102a中所形成的U形凹部156a、156b、156c。主动区102a 通过隔离区102c予以界定(delineate)。

形状可通过进行额外的结晶各向异性蚀刻工艺予以再改良，例如 用以得到经妥善界定连接至所思考晶体管信道区的侧壁表面区，如图 1b所示。图1b描述半导体装置100，其包含栅极电极结构160a与160b 以及西格码状凹部156a、156b和156c。

虽然本方法可在对图案加载效应相依性降低的晶体管漏极和源极 区中提供凹部，所得到凹部的形状实质仍受限于U形及西格码状凹部， 其未提供期望弹性(flexibility)以供基于内埋式应变诱发性源极和 漏极半导体材料为应变性晶体管信道技术形成凹部。

鉴于上述情形，本揭露涉及制造技术，用于以并入的应变诱发性 半导体材料为基础，形成效能增强的晶体管，同时避免或至少降低以 上所确认一或多个问题的效应。

发明内容

下文为了提供对本发明某些态样的基本了解而介绍简化的发明内 容。本内容不是本发明的详尽概述。用意不在于识别本发明的主要或 关键要素或描述本发明的范畴。唯一目的在于以简化形式介绍某些概 念作为后文所述更详细实施方式的引言。

基本上，本揭露提供制造策略，用于并入效率提升的晶体管漏极 和源极区中所提供凹部中的半导体材料。凹部形成于半导体装置的主 动区中。为了选择性改进主动区曝露部分的蚀刻行为并且调整非晶区 (amorphous region)的形状，可使用非晶化工艺及热处理改良凹部的 形状。形成的晶格缺陷的浓度可对应于相关联的蚀刻率。可接着以湿 化学蚀刻工艺之类的各向异性蚀刻工艺、或各向同性等离子辅助蚀刻 工艺为基础，蚀刻非晶半导体区，其中，改进型材料可对蚀刻工艺提 供优越的均匀度及可控制性。如此，可以高度弹性调整凹部的基本配 置。

本文所揭露的一种描述性方法包含在包含有结晶半导体基材 (base material)的主动区上方形成晶体管的栅极电极结构，并且在邻 近于栅极电极结构的主动区中形成非晶区。本方法再包含进行热处理 以致非晶区部分再结晶化，并且在热处理后，蚀刻对结晶半导体基材 具有选择性的非晶区以在主动区中形成凹部。另外，本方法包含在凹 部中形成应变诱发性半导体材料以诱发晶体管信道区中的应变力 (strain)。

本文所揭露的进一步描述性方法涉及形成晶体管。本方法包含进 行离子植入工艺以便横向形成邻近于栅极电极结构的非晶半导体区， 以及进行热处理以致非晶半导体区部分再结晶化。本方法还包含通过 进行蚀刻工艺，蚀刻对结晶半导体材料具有选择性的非晶半导体材料， 在半导体区中横向形成邻近于栅极电极结构的凹部。另外，本方法包 含在凹部中形成应变诱发性半导体材料，以及在半导体区中形成漏极 与源极。

本文所揭露的一种描述性半导体装置包含在主动区上方形成的栅 极电极结构。半导体装置还包含埋置在主动区内的应变诱发性半导体 材料，应变诱发性半导体材料具有邻近于栅极电极结构的实质均匀倾 斜侧壁，其中，倾斜角度的范围大约是20至70度。

附图说明

本揭露可参照底下说明配合附图予以理解，其中，相称的参考组 件符号视为相称的组件，以及其中：

图1a和图1b根据习知策略，示意描述半导体装置的剖面图，其 包含在主动区中形成的U形或西格码状凹部；

图2a至图2f根据描述性具体实施例，其描述完成已并入基于形 状与大小优越的凹部所形成应变诱发性半导体材料的晶体管时，各个 制造阶段期间半导体装置的剖面图；以及

图3a至图3f示意描述进一步描述性具体实施例各个制造阶段期 间，半导体装置的剖面图。

尽管本文所揭示的技术主题易受各种改进和替代形式所影响，其 特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以 详述。然而，应理解的是，本文对特定具体实施例的说明用意不在于 限制本发明于所揭示的特殊形式，相反地，用意在于含括落于如权利 要求书所界定本发明精神与范畴内的所有改进、均等件、以及替代。

主要组件符号说明

100       半导体装置

101       衬底

102       半导体层

102a      主动区

102c      隔离区

156a、156b、156c 凹部

160a、160b栅极电极结构

200       半导体装置

201       衬底

202       半导体层

202a      主动区

202c      隔离结构

203       非晶化工艺、植入工艺

203a      倾斜型植入步骤

203b      实质零倾角的植入工艺

204       热处理

205       蚀刻工艺

206       生长工艺

250a、250b晶体管

251a、251b、251c 漏极与源极区

252a、252b、252c 非晶区

252d      深度

252w      横向宽度

253a、253b、253c改形过的(reshaped)非晶区、非晶部分

253s      侧壁

254a、254b、254c 应变诱发性半导体材料

255a、255b、255c 凹部

256a、256b、256c 金属硅化物区

257a、257b、257c 再结晶化区域

260a、260b栅极电极结构

261       侧壁间隔物结构

262       栅极介电材料

263       电极材料

264       介电覆盖材料

265       侧壁间隔物结构

266       金属硅化物材料

267       侧壁间隔物结构

270       倾斜角度

300       半导体装置

304       热处理

305       蚀刻工艺

307       植入工艺

350a、350b晶体管

352a、352b、352c 非晶区

353a、353b、353c 剩余非晶区

354a、354b、354c 应变诱发性半导体材料

355a、355b、355c 凹部

356a、356b、356c、366 硅化物区

358      源极与漏极延展区

358a、358b、358c 源极/漏极延展区

359a、359b、359c 环状区、深源极与漏极区

360a、360b栅极电极结构

361      偏移间隔物

365      间隔物。

具体实施方式

底下说明的是本发明的各种描述性具体实施例。为了厘清，未在 本说明书中说明实际实现的所有特征。当然将了解的是，在任何此实 际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者 的特定目的，如符合系统相关与商业相关限制条件，其视实现而不同。 再者，将了解的是，此研制计划可能复杂且耗时，不过却属本技术上 具有普通技能者所从事具有本揭示效益的例行事务。

现在将参照附图说明本技术主题。图式中所示意的各种结构、系 统及装置其目的仅在于说明而非为了以所属领域的技术人员所熟知的 细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描 述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的 技术人员所理解的用字及词组具有兼容的意义。术语或词组的特殊定 义，也就是，有别于所属领域的技术人员所理解的普通及惯用意义的 定义，用意是要通过本文对于术语或词组的一致性用法予以隐喻。就 术语或词组用意在于具有特殊意义，也就是，不同于所属领域的技术 人员所理解的术语或词组，的方面来说，此特殊定义将在说明书中以 直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。

基本上，本揭露通过实施提供高度弹性的工艺，提供用于在晶体 管主动区中提供凹部的技术，以便决定诸如呈硅/锗、硅/碳及诸如此 类形式的应变诱发性半导体材料之类，形成的埋入式半导体材料本身 及其凹部的大小与形状。应了解的是，在本文背景(context)中，如硅 /锗材料之类的应变诱发性半导体混合物也可称为半导体合金，或可表 示相较于硅材料，具有不同自然晶格的实质结晶半导体材料。

在某些描述性具体实施例中，可基于可并入适当植入物种 (implantation species)以便非晶化主动区曝露部分材料特性的离子 植入工艺、以及通过部分再结晶化进一步使非晶区成形的热处理，在 界定凹部的形状与大小方面，达到优越的弹性。因此，通过在植入工 艺期间使植入轮廓适当成形，可预先界定待形成凹部的期望大小和形 状，其中，大小和形状可通过导致部分再结晶化的适度热处理予以进 一步调整，也就是，以低温及/或短暂的加热周期进行热处理。

众所周知的是，相较于结晶半导体材料，在诸如硅材料的非晶半 导体材料中，TMAH及诸如此类的多个有效蚀刻化学制品(chemistries) 可具有显著不同的蚀刻率。再者，相较于结晶半导体材料，在实质非 晶硅材料中，TMAH可具有显著较高的蚀刻率，以至于刻意产生重度晶 体破坏可提升移除率，从而可有效控制后续的蚀刻工艺。TMAH可进一 步选择性蚀刻与二氧化硅、氮化硅及诸如此类有关的硅。类似地，例 如通过提升对实质非晶材料的蚀刻率，其它蚀刻化学制品可有别地呼 应晶体结构的改进，从而也在后续蚀刻工艺中，能合乎期望地调整凹 部的大小和形状。例如，在某些描述性具体实施例中，可利用湿化学 蚀刻化学过程而不需用到任何等离子辅助蚀刻工艺，以非晶半导体材 料为基础，完成用于提供凹部的整体蚀刻程序。如此，可达到非常有 效率的整体处理流程。

于附图，现在将更加详述描述性具体实施例。关于未清楚说明的 工艺，对应前述工艺，可参阅图2a至图2f。

图2a示意描述半导体装置200的剖面图，其包含衬底201，上方 有半导体层202，其可为硅基半导体材料，大多数复杂集成电路在可预 见的未来都并且将基于硅材料予以产生。然而，应了解的是，本文所 揭露的原理也可应用于其它半导体材料，如硅/锗材料及诸如此类，其 中，相应的应变诱发性机制，待基于内埋式半导体材料，或在任何半 导体材料新内埋于半导体装置主动区时予以实现。考虑到主体配置 (bulk configuration)时，半导体装置材料202可为衬底201的一部 分晶体衬底材料。在其它情况下（图未示），可在半导体层202下方提 供埋置绝缘材料。

如图所示，在所示的制造阶段中，装置200可包含隔离结构202c， 其可在层件202中横向界定多个主动区或半导体区，其中，为了方便 起见，图2a描述的是单一主动区202a。应了解的是，如本文用于层件 202的术语半导体层要予以理解指的是可初始呈半导体材料形式的材 料层，然而，在先进的制造阶段中，其可包括如隔离结构202c之类的 其它非半导体材料。就可在半导体区202a中及上形成如晶体管250a、 250b之类的一或多个晶体管而言，半导体区或主动区202a可予以理解 为主动区。也就是，半导体区202a可具有或接收任何适当的基本掺质 浓度以便调整基本晶体管特性，同时在之后的制造阶段中，也必须在 主动区202a中形成PN接面以完成晶体管250a、250b。

在所示的制造阶段中，栅极电极结构260a、260b可予以在主动区 202a上形成，并且就装置200的装置要求及进一步处理而言，可具有 任何适当的配置。例如，栅极电极结构260a、260b可包含栅极介电材 料262，如基于硅化物的材料、高k介电材料、或任何其组合都可予以 提供，还有适当的电极材料263，如硅材料及/或含金属电极材料及诸 如此类，可设有适当的栅极长度，也就是，图2a中的水平延展，其在 精密应用中可小于或等于40纳米。再者，其可例如包含衬垫(liner) （图未示）和间隔物组件的侧壁间隔物结构261，可为了保存材料262、 263的完整性而予以设于侧壁上。此外，可提供介电覆盖材料264，其 可在进一步处理期间充当蚀刻及沉积屏蔽。间隔物结构261的形式可 为硅氮化物材料、二氧化硅材料及诸如此类。类似地，介电覆盖层264 的形式可为任何适当的介电材料。

装置200可包含分别设于晶体管250a、250b源极侧和漏极侧的非 晶区252a、252b、252c。在某些描述性具体实施例中，非晶区252a、 252b、252c的晶格缺陷量相对于剩余主动区202a可显著增加。也就是， 区域252a、252b、252c中晶格缺陷的平均浓度可大于剩余主动区202a 至少五个数量级。例如，除了晶格缺陷量增加，区域252a、252b、252c 内特定植入物种的量也可增加，如锗、氙及诸如此类，其可用于产生 区域252a、252b、252c的期望非晶状态。区域252a、252b、252c的 大小与形状因而可通过特定植入「边界」予以「界定」，其可因植入工 艺的本质而具有某种程度的变异性。在本应用中，当经过适当选择的 单位体积中晶格缺陷的平均浓度值小于晶格缺陷最大温度两个数量级 时，一部分主动区202a可视为在区域252a、252b、252c的外侧。也 就是，若晶格缺陷最大浓度定于区域252a、252b、252c内的某处，则 每当平均浓度低于最大浓度至少两个数量级时，主动区202a的任何区 域都予以视为在区域252a、252b、252c的外侧。

如图2a所示，可基于后述工艺技术形成半导体装置200。可基于 任何适当的制造策略在半导体层202中提供隔离结构202c，也就是， 通过提供基于精密微影技术的适当硬罩(hard mask)并且图案化半导体 层202以形成凹槽(trench)，其可在后续以任何适当的介电材料予以 填充。在移除任何过剩材料及任何硬罩材料之后，可通过对栅极电极 结构260a、260b提供适当材料并且利用精密微影与图案化技术图案化 形成的层件堆栈继续进一步处理。照这样，栅极介电材料262、电极材 料263以及覆盖材料264可具有期望的栅极长度，并且后续可例如通 过可妥善控制的沉积及蚀刻技术形成间隔物结构261，以便按照期望限 制敏感材料262、263，还有对进一步处理提供期望的横向偏移，用于 在区域202a中并入半导体材料。为此，可应用建置妥善的低压化学气 相沉积(CVD)、多层沉积技术及诸如此类。应了解的是，其它晶体管与 栅极电极结构可通过如用于形成间隔物结构261的材料层及诸如此类 予以包覆。

之后，可基于离子撞击或植入工艺203形成非晶区252a、252b、 252c，其中，可使用如氙、锗、硅及诸如此类适当的植入物种以便提 供期望的非晶化。例如，如前所述，可提供显著晶格缺陷量看非晶化， 藉以将区域202a的实质晶体材料局部转换成非晶部分，从而相较于主 动区202a的剩余部分，在多个建置妥善的蚀刻策略方面，以显著不同 的蚀刻率赋予区域252a、252b、252c。为此，可对给定的植入物种选 择离子植入工艺203的工艺参数，以便以主动区202a内的特定深度适 当地界定植入物种的平均穿透深度及浓度最大值。例如，对于每平方 公分(cm²)的适度低植入剂量值，例如10¹⁴至10¹⁵，如氙、锗及诸如此 类的重离子可产生显著的晶格破坏。

在一个具体实施例中，通过非倾斜型植入以大约30keV的能量及 每平方公分约3×10¹⁴个原子的剂量植入锗。所得到非晶区252a的深 度252d大约为42纳米，其中，非晶区252a包含圆角(rounded  corners)。非晶区252a的横向宽度252w于非晶区的顶部大约为50纳 米。可基于仿真、实验及诸如此类建立进一步适当的工艺参数以便例 如调整区域252a、252b、252c的深度。

图2b示意描述植入工艺或连串处理期间的半导体装置200，用以 调整主动区202a内非晶部分252a、252b、252c的大小和形状。如图 所示，除了或交替于(alternatively to)如图2a所示的植入序列203， 可应用植入工艺203a，其中，输入的离子束可与表面正交(surface  normal)呈倾斜，从而在源极侧或漏极侧横向增加穿透深度，如非晶化 区域252a、252b所指。也就是，区域252a、252b可在间隔物结构261 下方延展，其中，可基于倾斜型植入步骤203a的植入能量和倾角，决 定对应的重叠度。另一方面，栅极电极结构260a、260b在工艺203a 期间可有效阻绝于对立的源极或漏极侧并入植入物种。此外，另外或 或者，可进行具有实质零倾角的植入工艺203b，举例亦如以上关于图 2a的植入工艺203所述。类似地，可应用倾斜型植入工艺203c，藉以 形成可与栅极电极结构260a、260b具有期望重叠的修改区252b、252c。 至少在结合倾斜型植入步骤203a、203c时，可增加重叠程度，其中， 除了倾角符号(sign)，当可在植入工艺203a、203c期间使用相同工艺 参数时，形成的配置可呈对称，其中，倾角决定主动区的非晶与结晶 区之间界面倾斜的角度。应了解也可使用不同大小的倾角及/或不同植 入能量，至少在栅极电极结构附近，达成不同的非晶区深度。因此， 通过应用适当的植入序列及相应的工艺参数，可调整非晶区252a、 252b、252c的大小及形状。

图2c示意描述更先进制造阶段中的半导体装置200。如图所示， 进行热处理204以部分再结晶化非晶区252a、252b、252c（图2a及图 2b）并且形成改形过的(reshaped)非晶区253a、253b、253c。可使用 任何适当的热处理，如熔炉热处理或快速热退火(RTA)。温度范围可大 约由350至1000℃，以及加热周期的时间范围可大约由1秒到5个小 时，其中，高温需要的加热周期短暂。在一个具体实施例中，以大约 350至500℃的温度范围进行加热周期大约1至5个小时的热处理。更 一般的是，热处理以大约400至450℃的温度范围进行大约1至3个小 时。在进一步具体实施例中，以大约500至700℃的温度范围进行加热 周期大约1至15分钟的热处理。更一般的是，以大约550至650℃的 温度范围进行大约1至10分钟的热处理。在进一步具体实施例中，使 用RTA工艺，以大约800至1000℃的温度范围进行加热周期大约1至 15秒的热处理。更一般的是，对于RTA工艺，以大约850至950℃的 温度范围进行大约1至10秒的热处理。在热处理中，非晶区252a、252b、 252c（图2a）部分再结晶化。再结晶化较佳是沿着晶面由非晶区的结 晶界面与主动区的结晶区开始进行，以至改进型非晶区253a、253b、 253c最终达成的形状由热处理的温度与时间以及所含括硅晶面的取向 所决定。在一个描述性具体实施例中，改进型非晶区253a、253b、253c 其侧壁253s的倾斜角度270可在大约20至70度的范围内。在进一步 描述性具体实施例中，倾斜角度270的范围可为大约30至60度，或 更一般的范围为大约40至50度。

对于以标准晶体定向实质取向的主动区202a中形成的非晶区，其 中，<100>取向可垂直于主动区202a的水平表面区以及晶体管长度方 向以<110>方向或任何均等方向予以取向，所产生改进型非晶区253a、 253b、253c可通过底部表面处的(100)晶面以及倾斜侧壁253s上的 (111)晶面予以表示。因此，适度的热处理提供进一步方法以供界定凹 部的形状。所以，可能凹部形状方面的弹性度得以增加。

在热处理204中，于图2a所示的实施例中，非晶区的深度由大约 42纳米缩减到大约10纳米，其中，非晶区的最大横向尺寸得以实质维 持，以致改进型非晶区253a在非晶区顶部的宽度大约为50纳米，而 非晶区在底部的宽度则缩减到大约30纳米。

多个蚀刻化学制品可敏感于某些植入物种，如具有N型掺杂物种、 氙及诸如此类形式的掺质，从而能在例如重建实质晶体状态时，显著 缩减蚀刻率。因此，在描述性具体施例中，可基于氙进行非晶化工艺 203（图2a），以便因氙并入再结晶化区域257a、257b、257c而对后续 蚀刻工艺提供优越的控制。

图2d示意描述更先进制造阶段中的半导体装置200。如图所示， 可进行蚀刻工艺205以移除主动区202a的非晶部分253a、253b、253c， 而邻近栅极电极结构260a、260b横向提供凹部255a、255b、255c，其 中，可基于先前进行的植入序列203a、203b（图2b）及热处理204（图 2c）调整某种程度的「重叠」。在某些描述性具体实施例中，可例如使 用TMAH、氢氧化钾及诸如此类，基于化学蚀刻配方，进行蚀刻工艺205， 其中，在此情况下，相应的蚀刻化学制品在非晶区253a、253b、253c （图2a）内可具有实质等向蚀刻行为，理由在于晶体结构在这些区域 内遭受实质破坏。此外，由于非晶状态，蚀刻率相较于主动区202a的 晶体部分可实质较高，以至于可有效移除非晶材料，其中，相应的蚀 刻率在晶格浓度降低时可显著下降，藉以提供自我控制蚀刻行为。

如先前关于图2b所述，也可在蚀刻工艺205期间完成凹部255a、 255b、255c的深度差异，不过，同时又有高度的均匀性。类似地，由 于预先界定的非晶区252a、252b、252c（图2a及图2b），可在工艺205 期间得到期望程度的重叠或等轴配置(isometric configuration)。因 此，例如可对凹部255a、255b、255c的深度完成高度均匀性。

应了解的是，可基于结晶各向异性湿化学蚀刻进行蚀刻工艺205， 同时在其它情况下，又可使用各向同性等离子辅助蚀刻配方。由于先 前的非晶化，可在移除非晶材料部分期间，以任何速率得到实质方向 独立的蚀刻行为。

图2e示意描述更先进制造阶段中的半导体装置200，可在此阶段 应用选择性外延生长工艺206，用以在先前所提供就大小与形状具有优 越均匀度的凹部中形成应变诱发性半导体材料254a、254b、254c。为 此，可应用任何适当且经妥善建置的沉积配方，其中，间隔物结构261 及介电覆盖层264可充当沉积屏蔽。在描述性具体实施例中，可例如 通过并入硼以形成晶体管250a、250b，例如P型信道晶体管，的深源 极与漏极区，在生长工艺206期间，原位(in situ)掺杂应变诱发性半 导体材料254a、254b、254c，例如硅/锗材料。由于形状改良，应变诱 发性半导体材料254a、254b、254c的相关上部分较靠近晶体管250a、 250b的信道区而置，以致相较于习知技术，应力转移的效率得以改良。

图2f示意描述更先进制造阶段中的半导体装置200。如图所示， 晶体管250a、250b可分别包含漏极与源极区251a、251b、251c，根据 描述性具体实施例，其可通过相应的源极与漏极植入工艺（图未示） 予以在先前形成的应变诱发性半导体材料254a、254b、254c中予以至 少部分形成。此外，可对栅极电极结构260a、260b提供适当的侧壁间 隔物结构265、267，其可用于妥适调整漏极与源极区251a、251b、251c 及/或金属硅化物区256a、256b、256c的垂直和横向掺质分布。此外， 可在栅极电极结构260a、260b中形成金属硅化物材料266，从而还对 栅极电极结构提供优越的导电性。在描述性具体实施例中，栅极电极 结构260a、260b可包含高k介电材料262，形成于高k介电材料上方 的含金属电极材料、含硅半导体材料263以及金属硅化物266。

如图2f所示，可基于任何适当的工艺策略形成晶体管250a、250b。 也就是，在以硅/锗、硅/碳及诸如此类形式形成半导体材料254a、254b、 254c后，可移除间隔物结构261或其一部分以及覆盖层264（图2e）， 并且可根据建置妥善的工艺策略，形成漏极与源极区251a、251b、251c， 可能还结合间隔物结构265、267。之后，可基于退火工艺调整漏极与 源极区251a、251b、251c的最终掺质分布。因此，可在晶体管250a、 250b的信道区中达到整体装置200具有高度弹性与均匀性的适当应变 条件(strain condition)，其中，材料254a、254b、254c在深度、等 轴性(isometrics)、与栅极电极结构260a、260b的重叠、及诸如此类 可设有任何适当配置。因此，可在调整晶体管250a、250b的效能时得 到高弹性度，同时又可达到期望的工艺均匀性。在任何退火工艺后， 通过使用建置妥善的工艺策略以供沉积一或多种期望的耐火金属，如 镍、铂及诸如此类，并且开始化学反应，得以形成金属硅化物区256a、 256b、256c。

关于图3a至图3f，将更详细说明进一步描述性具体实施例，其中， 凹部基于适用于界定源极/漏极延展区的偏移间隔物(offset spacer) 予以形成。可如关于图2a至图2f所述，进行关于图3a至图3f未明 确说明的工艺。

图3a示意描述半导体装置300的剖面图，其包含基于亦适用于界 定晶体管350a、350b的源极/漏极延展区的偏移间隔物361所形成的 非晶区352a、352b、352c。可如关于图2a所述进行非晶化工艺。

图3b根据更先进制造阶段示意描述装置300，在阶段中，进行源 极与漏极延展植入工艺307以在预非晶化区域352a、352b、352c中形 成源极/漏极延展区358a、358b、358c，以至于因区域352a、352b、 352c的非晶阶段，植入深度随着避免或至少降低非期望信道效应而予 以妥善界定。在此制造阶段中，还可适度植入环状区359a、359b、359c， 通常藉助于倾斜型植入工艺以调整晶体管350a、350b的阀值电压 (threshold voltage)。

图3c根据更先进制造阶段示意描述装置300，在阶段中，进行热 处理304以部分再结晶化非晶区352a、352b、352c（图3b），以致再 结晶化区域（图未示）及剩余非晶区353a、353b、353c如前引用图2c 所述予以形成。另外，热处理304还可导致所植入源极与漏极延展物 种及所植入环状物种的扩散。

图3d根据更先进制造阶段示意描述装置300，在阶段中，如前引 用图2d所述，通过蚀刻工艺305移除剩余非晶区353a、353b、353c。 由于所植入源极与漏极延展物种先前部分扩散到结晶半导体区，因此 源极与漏极延展区维持于栅极电极结构360a、360b的下面。在热处理 304（图3c）不足以活化源极/漏极延展掺质的情况下，可进行额外的 退火步骤（图未示）以活化掺质而无需进一步再结晶化，因为非晶区 已予以在本阶段移除。

图3e根据更先进制造阶段示意描述装置300，在阶段中，类似于 引用图2e所述的相应工艺，在凹部355a、355b、355c（图3d）中选 择性生长应变诱发性半导体材料354a、354b、354c。因为无需移除间 隔物361，生长的半导体材料可形成隆突状(raised)源极与漏极区，用 以改良晶体管350a、350b的导电性，并且促进后续进行的源极与漏极 接触工艺。

在一个描述性具体实施例中，结合先前植入的源极与漏极延展区 358，原位掺杂应变诱发性硅材料354a、354b、354c以形成晶体管350a、 350b的深源极与漏极区359a、359b、359c。由于原位掺杂，可免除进 一步深源极与漏极植入步骤，以致未负面影响应变诱发性效应，理由 是得以避免通常由植入工艺所造成的松弛效应(relaxation effect)。

图3f根据更先进制造阶段示意描述装置300，在阶段中，如先前 引用图2f所述，可分别在内埋式源极与漏极硅材料354a、354b、354c 上以与栅极电极结构360a、360b上形成硅化物区356a、356b、356c、 366。相对于引用图2f所述的具体实施例，由于已预先进行源极与漏 极延展植入，因此可维持间隔物361。在描述性具体实施例中，可在间 隔物361上形成间隔物365以界定深源极与漏极区及/或硅化物区 356a、356b、356c。

结论是，当应变诱发性半导体材料要予以并入晶体管的漏极与源 极区内时，本揭露提供可完成优越的晶体管组件效能的制造技术。为 此，可通过离子植入工艺和热处理界定凹部的大小与形状，这可导致 一部分主动区适度非晶化并且成形，从而在后续确实形成凹部期间， 提供凹部成形工艺的优越弹性以及期望的蚀刻可控制性和均匀性。例 如，可基于湿化学蚀刻化学过程得到期望的大小与形状，即使这些化 学过程基本上具有结晶各向异性蚀刻行为亦然。

以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属 领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具 有本文的指导效益。例如，前述工艺步骤可用不同顺序实施。另外， 除了作为权利要求书中所述，对于本文所示构造或设计的细节无限制 用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进 并且所有此等变化皆视为在本发明的范畴及精神内。因此，本文所谋 求的保护如权利要求书中所提。