高速写入相变存储器及其高速写入方法

具体实施方式

下面结合附图对技术方案的实施作进一步的详细描述：

本发明包括在一个高速写入相变存储器中使用多个地址寄存器，多套数据寄存器(其中一套数据寄存器可以存储多位数据)，多套相互独立set驱动电路(其中一套set驱动电路可以同时驱动多位数据的并行写入)，多套相互独立的字线选通器或称列选通器(其中一套列选通器可以同时选取通多条位线)，相变电阻存储阵列，多套行译码器，多套列译码器，逻辑控制电路，读出放大电路，一套或者多套reset驱动电路。

为进一步阐明本发明的实质性特点和显著的进步，下面通过实施例描述本发明：

请参照图1所示，本发明高速写入相变存储器使用三套地址寄存器，三套数据寄存器，每套数据寄存器有8位，将要写入相变存储阵列的一字节数据寄存在其中，三套独立的set驱动电路，每套驱动电路最多支持8位数据的并行写入，三套相互独立的字线选通器，其中每套列选通器可以同时选取通8条位线接入set驱动电路和reset驱动电路，相变电阻存储阵列，三套行译码器，三套列译码器，逻辑控制电路，读出放大电路，一套或者多套reset驱动电路。

本发明高速写入相变存储器100，包括行地址译码器101、由1D1R组成的相变单元存储阵列102(其中D是指选通二极管，R是指相变电阻单元)，列选通器(字线选通器)和列译码器103，写驱动电路中的SET驱动电路104，RESET驱动电路105，读出放大电路106，地址和数据寄存器107，逻辑控制电路108，该电路的主要特点是，在数据写入过程中，在每个地址并行写入8位数据的平均时间，小于相变存储单元的SET操作时间。本发明的存储单元不仅限于1D1R结构，也可以是1T1R等结构。

行地址译码器101包括行地址译码器1、行地址译码器2、行地址译码器3，三个行地址译码器是相互独立的由逻辑控制电路108控制，并且在每一个行地址译码器中，当一根字线为低电平表示选中，其余字线为高电平，表示不选中。102是由1D1R组成的相变单元存储阵列(其中D是指选通二极管，R是指相变电阻单元)。103是列选通器1(字线选通器)和列译码器1，列选通器2和列译码器2，列选通器3和列译码器3，且列选通器k由列译码器k控制，k＝1，2，3。104是SET驱动电路1，SET驱动电路2，SET驱动电路3，三套驱动电路相互独立，SET驱动电路k经过列选通器k后，分别对相变单元存储阵列进行SET操作，k＝1，2，3。105为高速写入相变存储器共用的RESET驱动电路，可对阵列中的相变电阻进行RESET操作，本发明中，RESET驱动电路也可使用多个独立的，并不仅限于一套。106为高速写入相变存储器共用的读出放大电路。107是三套地址和数据寄存器，其中地址和数据寄存器k，对应的是行译码器k，列译码器k与列选通器k，数据寄存器k寄存的数据是要写入地址寄存器k寄存的地址中，其中k＝1，2，3。逻辑控制电路108，控制上述个电路之间的连接。

请同时参照图2所示，其中WE为写使能信号，高电平有效，OE为读使能信号，高电平有效。CS信号控制地址和数据寄存器，CS信号的上升沿触发地址和数据寄存器，由图2可以看出，第一个CS信号上升沿触发地址和数据寄存器1，将要写入的第一组(8位)数据DATA1和与之对应的地址ADD1，寄存在地址和数据寄存器1中，并经过一小段时间延迟，待信号稳定后SET1驱动电路和RESET驱动电路，同时工作，对由行地址译码器1，列地址译码器1和列选通器1控制的相变存储阵列1进行数据写入；当RESET操作完成后，不等待SET1驱动完成写操作，CS信号第二个上升沿触发数据和地址寄存器2，将第二组要写入的数据DATA2和与之对应的地址ADD2，寄存在数据和地址寄存器2中，并经过一小段时间延迟，待信号稳定后，SET2驱动电路和RESET驱动电路，同时工作，对由行地址译码器2，列地址译码器2和列选通器2控制的相变存储阵列2进行数据写入，此时SET1驱动电路仍有可能在对相变存储阵列1进行数据写入；当RESET操作再次完成后，不等待SET2驱动完成写操作，CS信号第三个上升沿触发数据和地址寄存器3，将第三组要写入的数据DATA3和与之对应的地址ADD3，寄存在数据和地址寄存器3中，并经过一小段时间延迟，待信号稳定后SET3驱动电路和RESET驱动电路，同时工作，对由行地址译码器3，列地址译码器3和列选通器3控制的相变存储阵列3进行数据写入，此时SET2驱动电路仍有可能在对相变存储阵列2进行数据写入；当RESET操作再次完成后，不等待SET3驱动完成写操作，CS信号第四个上升沿触发数据和地址寄存器1，将第四组要写入的数据DATA4和与之对应的地址ADD4，寄存在数据和地址寄存器1中，并经过一小段时间延迟，待信号稳定后SET1驱动电路和RESET驱动电路，同时工作，对由行地址译码器1，列地址译码器1和列选通器1控制的相变存储阵列1进行数据写入；此时SET3驱动电路仍有可能在对相变存储阵列3进行数据写入。以此类推，继续连续写入数据。由图2可以看出，本发明一组数据的写入时间约等于CS信号相临上升沿的周期，并且该周期要小于SET操作的时间，略大于RESET操作时间。即，单组数据写入的平均时间小于SET操作时间，提高了相变存储器的写入速度。

请同时参照图3所示，其与图2的工作时序上的区别是，当CS的第一个上升沿来的时候，并不触发SET驱动电路和RESET驱动电路，当CS的第二个上升沿来的时候，触发SET电路和RESET电路，即SET驱动电路和RESET驱动相比与图2滞后一个CS周期工作。

本发明的读出方式可以参照传统相变存储器，这里不再列出。

以上实施例仅用以说明而非限制本发明的技术方案。如，不仅限于示例中使用的3套地址数据寄存器，3套行地址译码器，3套SET驱动电路，3套列地址译码器和列选通电路的个数，2套或2套以上地址数据寄存器、行地址译码器、SET驱动电路、列地址译码器和列选通电路，都包括在本发明范围内；如果对于特定的相变电阻，SET操作时间可能远大于2倍RESET操作时间，可以适当使用更多套地址数据寄存器、行地址译码器、SET驱动电路、列地址译码器和列选通电路等特征均不脱离本发明精神和范围，均应涵盖在本发明的专利申请范围当中。