包含设计用于无铝焊块连接的管芯区的半导体器件以及设计用于无铝引线键合的测试结构

具体实施方式

以下描述本发明之各种例示实施例。为求简洁，于此说明书中并未描述所有实际实作之特征。当然，应了解到，任何此种实际之实施例之开发，必须作出许多实作特定的决策以达到开发者的特定目标，例如随着不同实作而变化之符合系统相关及与商业相关之限制条件(constraint)者。此外，将了解到，此种开发工作可能是复杂且耗时的，但对受惠于此揭露内容之熟习该技艺者而言仍将是例行工作。

现将参照附图描述本发明。各种结构、系统及器件系仅为了说明之目的而描绘于图式中，以便不会让熟习此项技术者已熟知之细节模糊了本发明内容。不过，还是包含附图来说明与解释本揭示之例示范例。应以熟悉该项技艺者所认定之意义来理解和解释本文中的字汇与词组。本文前后一致使用的术语以及词组并无暗示特别的定义，亦即，特别定义系指与熟悉该项技艺者认知之普通惯用的定义所不同之定义。如果一个术语或词组具有特别定义，亦即非为熟悉该项技艺者所理解之意义时，本说明书将会直接且明确的提供其定义。

于一些揭露于此之例示态样中，提供改良的技术，其能例如通过避免利用铝而减少的技术复杂度，同时形成适当的焊块结构，而亦维持至少以所专用的可靠度或于测试衬底中使用有效引线键合技术之能力。为此目的，能以于实际管芯或器件区域及测试区域中相同的配置而设置最终介电层堆栈(亦即，包括带有最终介电钝化层之适当钝化层堆栈之层堆栈)，并结合能够形成适当焊块结构且亦允许有效引线键合技术之适当金属层堆栈。金属层堆栈能因此根据如电化学沉积技术(electrochemical deposition process)之适当沉积技术而形成，以设置作为与焊块材料有关之有效阻障材料之材料，同时亦提供作为有效引线键合材料之可能性，其中，于一些揭露于此之例示态样中，能例如以金的形式额外设置适当的顶部金属层，从而更进一步提供增进的引线键合能力。

于一些揭露于此之例示实施例中，能以亦能使用于其它制造阶段中之个别金属成分的形式而设置金属层堆栈之金属，从而减少用于维护生产线后端技术之额外资源之需要，且减少总生产成本。再者，因能避免高度复杂铝基沉积及图案化技术，而能达成缩短的循环时间(cycle time)且同时亦能增加生产量(production yield)。更甚者，因能于器件区域及测试区域中以一致的配置设置最终介电层堆栈，而能达成与评定生产线后端处理之技术特性及材料特性有关之大幅增进的确实性，例如当相对于如参照图1a至图1d所解释之习知策略，其个别测试区域实质上缺乏最终钝化层而相较于实际半导体器件可能造成个别测试结构之明显不同的机械及化学特性。而且，于一些例示实施例中，可通过于制造流程之适当阶段做决定而获得高度有效的总技术流程，该适当阶段系例如于形成最终金属化层及为了判别个别衬底必须用为可靠度衬底还是必须视为常规产品衬底(regular production substrate)而鉴定(evaluate)该最终金属化层之后。对于所专用的测试衬底而言，经修改的制造顺序能用以于测试区中设置个别引线键合垫，而可能于器件区上方无需实际焊块结构。另一方面，能根据高度有效流程进一步处理产品衬底，其中，于该亮度有效流程中，引线键合垫于该些产品衬底的测试区中之制造能省略或能仅局部完成，以便减少所需技术步骤之数量。于其它揭露于此之例示态样中，能操作的焊块结构能设置于管芯区中，而具功能的引线键合结构亦能设置于测试区中，却还提供相较于习之策略较为减少的技术复杂度。

图2a系概要说明于进阶制造阶段中之半导体器件200。亦即，半导体器件200能包括：能代表任何用于于其中及其上形成器件特征之适当承载件材料之衬底201，该器件特征系例如电路组件及微机械特征等。举例而言，衬底201能代表硅基块衬底(silicon-based bulk substrate)、绝缘体上覆硅(silicon-on-insulator，SOI)衬底及已形成SOI区域或硅基块区域于其中之衬底等。衬底201能分为对应欲形成具功能实体(entity)之区域之复数器件区250D，例如集成电路及结合电子电路之微机械器件等。一个或多个器件区250D(为求便利，仅以于图2a中显示一个)能代表进阶集成电路之个别管芯区域或区。另一方面，衬底201能包括能于其中设置下述之微结构特征之区域，亦即，该微结构特征并未有意于变成“具功能的”实体，而是能于生产流程期间及之后用于评估技术流程特征及材料等。个别区域能称为测试面积250T，且能定位成侧向相邻于实际器件区250D，其中，实际器件区250D能例如通过管芯封胶区域(亦即，个别含金属轮廓(delineation)区域等)而与测试区250T分开。因此，衬底201能于其中或于其上已形成器件层202，该器件层202能包括多个于器件区250D中之电路组件202D且亦能包括一个或多个位于测试区250T中的测试特征202T。举例而言，测试特征202T能包含用于评估闸极介电质之可靠度及半导体材料之应变特性等之个别组件。相似地，于器件200之较高阶层(level)中，测试结构202T能包含用于评估在实际器件区250D中使用之个别金属化系统之可靠度之金属化特征，该可靠度系例如与电迁移或其它应力诱发接触降级机构有关。

再者，半导体器件200能包括多个金属化层，其系包含有金属线及连接不同堆栈金属阶层之金属线之通孔，于一些例示实施例中，能根据铜材料结合低k介电材料形成该堆栈金属阶层，该低k介电材料能被理解为具有等于或小于3.0之相对介电常数(relative permittivity)之介电材料。为求便利，金属化层207系如图2a所示，且代表器件200的最终金属化层。因此，金属化层207能包括能以低k介电材料组成之介电材料207A，其系可能结合如二氧化硅、氮化硅、及氮氧化硅等之习知介电质。再者，个别金属区207D、207T能形成于介电材料207A中，且能于一些例示实施例中，代表铜基金属区，其能包括结合适当阻障材料(未显示)之铜及铜合金。应了解的是，于器件区250中之金属区207D(于图2a中仅显示其中一个)系能以适合于其上形成焊块结构的适当侧向尺寸及位置设置，其中，该焊块结构系于切单衬底201之后为了使承载衬底直接接触至器件区250D而需要者。相似地，于测试区250T中之金属区207T(为求便利仅显示其中一个)系为适当尺度及位置，以便能够进行仍将形成之对于个别接合垫之引线键合。

除了于盖层206(图2c)上方设置任何钝化层以外，能根据相似于参照半导体器件100之技术技术而形成如图2a所示之半导体器件200。

如先前讨论，于制造如器件200之精密半导体器件期间，必须实施多个调查(inspection)及测量步骤，以监测及控制个别制造技术。为此目的，能位于测试区250T或其它任何如器件区250D之区域中的测试结构，系能用于获得所需测量资料。举例而言，于形成如金属化层207之金属化层中之个别一层之后通常能实施个别测量程序，以获得与故障率及电特性等相关之测量数据。举例而言，能根据最后金属化层207实施个别测量，以决定电性参数及制造流程特性等。按照揭露于此之例示实施例，能于实施用于最终金属化层之个别测量技术之前或直到该技术之任何时间点，决定器件200之衬底201将视为测试衬底或者为产品衬底。

图2b系概要说明总制造技术流程260之一部分，其中，能于形成适当焊块结构及引线键合结构之前之任何时间点，对于考虑中之衬底(如衬底201)是要用作为如用于可靠度评定的测试衬底、或不需要对测试区250T进行引线键合之实际产品衬底而做出决定261。能于任何时间点做决定261，其中，于一例示实施例中，能于形成最后金属化层207及实施个别测量技术以获得测量数据之后做决定261。举例而言，电性测量数据能标示(indicate)器件特征202D可能具有次等(inferior)性能，于此情况中，衬底201可被视为可靠度衬底或测试衬底以便基于减少的性能特性获得信息，同时，倘若器件区250D中之一些或全部区域将不使用为实际产品，则不会明显造成减少的产量。于其它情况中，于形成焊块结构及引线键合结构之前，能选择技术流程260中之任何时间点作为用以做决定261之适当时间点。因此，于图2b中所示之实施例中，技术流程260能分裂成对应决定261中之“是”之第一分支260T及对应决定261中之“否”之第二分支260D。因此，于图2b中所示之实施例中，能接续不同技术顺序260D、260T，以便增进总技术效率，这是因为例如将于稍后描述之技术260D期间能提供降低的技术复杂度，从而能根据较不复杂的制造步骤制造实际产品衬底之故。于另一方面，能按照技术流程260T处理极为有限数量的测试衬底，其中，能使用一个或多个额外的技术步骤，以于测试区250T中设置所需引线键合结构，且还提供相应于技术流程260D之高度兼容性(compatibility)，亦即，至少能以相同配置形成最终介电钝化层堆栈，从而提供个别测量数据之高度兼容性。

参照图2c至图2g，将描述对应技术流程260T之实施例中各种不同制造阶段期间之半导体器件200，亦即，当半导体器件200之衬底201已于决定261期间被选择为可靠度或测试衬底。

如图所示，半导体器件200于此制造阶段中能包括金属化层207，其包括如以氮化硅、碳化硅、及含氮的碳化硅的形式的盖层206，以便可靠地局限金属区207D、207T。能设置能以任何如二氧化硅及氮氧化硅等之适当材料构成之一个或多个钝化层203A、203B。于所示之实施例中，能设置例如以二氧化硅及氮氧化硅的形式的二层不同的钝化层203A、203B，而于其它例示实施例(未显示)中，只要能获得所需保护效果，便能使用任何其它数量的层。举例而言，能根据适当材料组合及层厚度而设置单一钝化层或大于二个单独钝化层。举例而言，因一个或多个钝化层203A、203B能不暴露于复杂蚀刻技术，而用于图案化阻障层及铝层之习知策略中则需要暴露，所以钝化层203A、203B能选择与如参照图1a至图1d所述之习知方式不同之类型及厚度。因此，能以较少的限制条件设置一个或多个钝化层203A、203B，从而于选择适当材料中提供增进的弹性，而可能结合减少总层厚度。而能根据如PECVD等已确立的沉积技术形成钝化层203A、203B。

图2d系概要说明于进一步进阶制造阶段中最终钝化层203C形成于钝化层203A、203B上方之半导体器件200。层203A、203B及203C能因此定义如先前与器件100有关而定义的最终介电层堆栈，亦即，该最终介电层堆栈203系代表能于其中及其上形成焊块结构及/或引线键合结构的最终介电材料，如于稍后将详加描述。于一些例示实施例中，能以聚合物材料的形式而设置最终钝化层203C，该聚合物材料于一些情况中能设置成如光敏性聚亚酰胺之光敏性材料，其能根据适当的微影技术通过暴露层203C而被图案化，以便于其中形成潜像(latentimage)，该潜像能于后续被“显影”而形成分别对应金属区207D、207T之个别的开口203o。于一些例示实施例中，当不需要“存取(access)”金属区207D时，能将最终钝化层203C图案化成实质上完全覆盖器件区250D。于任何情况中，最终介电层堆栈203能以相同配置设置于区250D及区250T二者，而无需在区250T中鉴于提供适合于引线键合之表面形貌之观点而设置缺少最终钝化层203C之延伸的部分。

图2e系概要说明于进一步进阶制造阶段中之半导体器件200。如图所示，器件200能包括：能视为“块底金属化层”类型之导电衬垫材料(conductive liner material)208，然而，其能不与焊块材料直接接触，如将于稍后详加解释。导电衬垫材料208能包括由不同材料构成之二个或更多个次层208A、208B，以提供所需与黏着、扩散阻碍能力及沉积特性等有关之特性。于一例示实施例中，导电衬垫材料208能包括以具有厚度范围约50至150nm的钛层形式之第一层208A，例如约80至120nm之厚度。于其它例示实施例中，层208A能由对应上述范围之厚度的钛及钨所构成。因此，层208A能提供相对于下方之能由铜、铜合金、或其它适当金属构成之金属区207D、207T之充足黏着力。再者，能以能够促使后续另外金属之沉积以填充开口203o之材料的形式来设置第二导电层208B，其亦能提供与引线键合技术及亦与焊块结构之形成间之所需兼容性。于一例示实施例中，能以具有厚度范围约100至300nm之铜层形式而设置层208B。举例而言，于一些实施例中，层208B能具有约180至220m之厚度。

而且，于此制造阶段中，器件200能进一步包括如光阻掩膜形式之沉积掩膜211，其能至少暴露开口203o。掩膜211能因此定义形成于测试区250T中个别的接合垫的最终侧向尺度，而于所示之实施例中，倘若需要，掩膜211亦能定义于器件区250D中焊块结构之侧向尺度。

于图2e中所示之器件200能根据下列技术而形成。钝化层203A、203B之暴露部分能根据开口203o而被蚀刻，其中，盖层206亦能被形成开口，从而暴露至少金属区207T及(于所示之实施例中)金属区207D之一部分，从而亦定义个别接触区域(为求便利亦可称为接触区域207T、207D)。其后，能根据如溅镀沉积等之适当沉积技术例如以层208A、208B的形式形成导电层208。举例而言，用于钛、钛/钨、铜及多个其它材料之溅镀沉积技术为该项技艺中已确立者，而能用于形成导电层208。接着，能例如根据光微影技术使用适当的微影掩膜而形成沉积掩膜211，以定义仍欲形成于测试区250T中之引线键合结构之侧向尺度及位置。根据沉积掩膜211，适当的金属能通过电化学沉积技术填入开口203o，其中，层208A、208B能充当为有效电流分布层，且亦能充当为用于使考虑下之金属之电化学沉积起始之材料表面。于一例示实施例中，沉积于开口203o中之金属能包括镍，而于其它实施例中，能使用如钨等之其它适当材料。

图2f系概要说明于进一步进阶制造阶段中之器件200。如图所示，器件200能包括金属堆栈212T，其至少于测试区250T包含层208A、208B的部分及如镍及钨等之金属213。于一例示实施例中，选择金属213以便能够使直接引线键合能于其表面部分进行。举例而言，已确立的引线键合技术可利用镍。于所示之实施例中，个别金属层堆栈212D亦设置于器件区250D，其于此制造时期中，关于各种不同金属层208A、208B及213之顺序，能具有与金属层堆栈212T相同之配置。金属213能以实质上由最终介电层堆栈203之厚度及所需之超出高度所定义之厚度或高度213H而设置，且能根据个别电化学沉积技术之沉积时间而调整。于一些例示实施例中，高度213能视技术及器件需求而调整至约1至3μm之范围。经由范例，于一些情况中，高度213H能选择为约1.8至2.2μm。于金属层213之电化学沉积之后，能例如根据已确立之阻剂蚀刻(resist etch)技术而去除沉积掩膜211，接着为用于以去除层208B、208A之暴露部分的蚀刻技术，从而使金属层堆栈212T设置成电性隔离之层堆栈。层208A、208B之暴露部分之去除能根据如确立的湿化学蚀刻技术或电浆辅助蚀刻(plasma assisted etch)技术或任何其结合之已确立的蚀刻技术来完成。于对应的蚀刻技术期间，金属213能用作为有效蚀刻掩膜，其中，蚀刻下(under-etching)之特定幅度能视技术策略而定。举例而言，当使用钛或钛/钨材料结合铜材料于层208A、208B时，因该些材料时常用于习知半导体器件中之块底金属化层，而能使用个别的习知蚀刻配方(recipe)。

因此，按照技术流程260T(参见图2b)，金属层堆栈212T系能设置于测试区250T中(及倘若需要可能于器件区250D中)，其中，堆栈212T之顶部层(亦即，所示实施例中之材料213)能配置成基于组合测试区250T而使其能直接结合线。再者，用于形成最终介电层堆栈203之技术流程系同时实施于器件区250D及测试区250T中，从而获得相同配置，该相同配置在根据测试区250T而获得个别实验资料时，系转化成高度确实性，尤其关于器件200之金属化系统。如将于稍后详加解释，设置于器件区250D中之金属层堆栈212D亦能用作为用于形成焊接材料之基本配置，以对于测试区域及器件区域而言能获得接触结构之实质上相同配置，而不论衬底201如参照图2d至图2f所示之实施例之情况中代表测试衬底，还是衬底201如将于稍后解释代表实际产品衬底。因此，由于避免了用于图案化阻障/粘附层及铝层的复杂图案化技术，而能根据比习知方式较为减少复杂度之技术顺序形成引线键合结构及/或焊块结构，且因完全避免任何铝基金属之可能性，而使得相较于习知策略亦减少维护在制造生产线中额外资源之需要。因此，半导体器件200能视为所感知之中间半导体产品，而能需要进一步技术步骤以实际完成对应测试区250T之结构，且能根据减少技术复杂度及增加总生产量而形成根据器件区250D之器件(如将于稍后描述)。

图2g系概要说明按照又一例示实施例之半导体器件200，其中，金属层堆栈212T及堆栈212D(倘若设置的话)能包括顶部金属层214，倘若金属层213于引线键合技术期间较为无效，该顶部金属层214能提供优良的(superior)引线键合能力。于一例示实施例中，顶部层214能包括金，系用于该项技艺中可利用的已确立且有效的引线键合技术。顶部层214能根据电化学沉积技术而形成，例如根据沉积掩膜211(图2e)，其中，层214之侧向尺度实质上对应材料213之侧向尺度。为此目的，于电化学沉积材料213之后，能提供适当的电解质溶液(electrolytesolution)以用所需厚度形成顶部层214，该厚度能于约50至200nm之范围中，其中，于一范例中，能使用约80至120nm之厚度。于其它情况中，可能于材料213表面部分上适当催化剂材料之准备之后，能根据无电(electroless)沉积技术而沉积顶部层214，其中，材料214能根据沉积掩膜211而设置，或能于将其去除且图案化该衬垫材料208A、208B之后而形成。因此，金属层堆栈212T与引线键合技术期间之行为相关之特性能根据顶部金属层214而调整，而倘若需要，金属堆栈212T、212D之剩余材料(亦即，材料208A、208B、213)能经选择以便高度有效地形成器件区250D中或于产品衬底之个别器件区域中之焊块结构。

参照图2h至图2k，系将于现在描述另一例示实施例，其中，系按照技术流程分支260D(图2b)处理器件200，亦即，衬底201被视为产品衬底而于测试区250T中能不需要适当的接合垫。

图2h系概要说明于制造阶段中之器件200，其中，已图案化最终钝化层203C以至少于器件区250D具有开口203o，其中，能不必需要于测试区250T中设置个别开口。然而，于图2h中所示之例示实施例中，亦能于测试区250T中形成个别开口203o，从而允许用于衬底及实际产品衬底之相同微影掩膜之使用。于其它情况中，倘若需要，能将最终钝化层203C图案化成实质上完全从测试区250T去除。再者，能用与前述相同之技术技术形成导电衬垫材料208。再者，于此制造阶段中，能如以阻罩等的形式而设置沉积掩膜211D，其能适当定义器件区250D中焊块结构之侧向尺寸，而覆盖测试区250T。于根据个别微影技术图案化沉积掩膜后，能如前述根据任何适当的电化学沉积技术起始金属材料213之沉积。举例而言，能通过电镀及无电电镀等而沉积任何如镍及钨等之适当金属。应了解的是，能使用实质上与前述用于技术流程分支260T相同之技术顺序，从而获得于测试衬底及产品衬底之间高度的兼容性。其后，于一些例示实施例中，能根据电化学沉积技术而沉积另外的材料，以设置用于焊块结构之材料，例如以锡/铅化合物的形式的焊接材料或任何其它无铅之适当的焊块或焊接材料。因此，先前沉积的材料能充当为用于实际焊块材料之有效的阻障材料，从而使焊块结构及引线键合结构的形成系使用最终介电层堆栈203，且至少使金属层堆栈212D、212T之重要部分得以于测试衬底及产品衬底二者中。

图2i系概要说明于上述技术顺序之后以及于去除沉积掩膜211D之后之器件200。因此，如图所示，焊块结构209系形成于器件区250D中，该焊块结构209能包括例如于图2f中所示之金属堆栈212D，且包含如先前解释之焊块材料215。因此，于此实施例中，金属213及215之侧向尺度能由沉积掩膜211D定义。于其它例示实施例(未显示)中，倘若例如需要增加或缩减焊块材料215之侧向尺度，则能例如通过不同的沉积掩膜而使用不同的侧向尺度。

图2j系概要说明于如前述之对应的蚀刻技术以去除导电层208A、208B之暴露部分之后之器件200。由于在进一步技术期间能不使用测试区250T，于对应的蚀刻技术期间亦能暴露金属区207T，而不会负面地影响器件200之进一步处理。因此，当器件200代表实际产品衬底时，能根据与如前述参照当器件200代表测试衬底时相同的技术技术及材料来形成器件200。

图2k系按照例示实施例之半导体器件200，其中，将焊块结构209设置于器件区250D中，且同时将配置成用于直接引线键合之金属堆栈212T设置于相同衬底上的测试区250T中。

图2k系概要说明包括金属层堆栈212D、212T之半导体器件200，其系根据如先前已参照图2c至图2f解释过之技术策略而形成。因此，堆栈212D、212T以及最终介电层堆栈203能于器件区250D及测试区250T中具有相同配置。亦即，已根据沉积掩膜211(图2e)而形成金属层堆栈212D、212T之材料213。再者，于所示之实施例中，能设置暴露金属层堆栈212D而覆盖金属层堆栈212T之沉积掩膜211D(图2h)。根据沉积掩膜211D，能如前述实施电化学沉积技术，以沉积焊块材料215而避免于测试区250T中沉积该焊块材料。其后，如前述能去除沉积掩膜211D且亦能去除衬垫材料208之暴露部分，而同时分别使用焊块结构209及金属层堆栈212作为蚀刻掩膜。因此，于该些例示实施例中，金属层堆栈212T能包括以能使用直接引线键合技术之金属(例如，镍)的形式的金属213，其中，该材料亦能于焊块结构209中充当为有效阻障材料，从而得以形成焊块结构209且同时于相同衬底上201以金属层堆栈212T的形式的引线键合结构，而仅需要一个用于设置沉积掩膜211D之额外的微影技术。因此，亦于此情况中，由于能分别按照和凸块技术及引线键合技术而接触被包括于相同衬底201中之器件区250D及测试区250T，而无需决定261(图2b)，故能相较于习知策略提供高度有效技术顺序。

结果，揭露于此之主题系提供增进的技术及个别的半导体产品于中间制造阶段，于其中能根据相同技术顺序而获得焊块结构及配置成用于直接引线键合之结构，从而于测试区域及器件区域中至少提供相同配置的最终介电层堆栈及亦相似配置之个别金属层堆栈。因此，除了减少总技术复杂度以外，还能达到个别测量数据之优良确实性，而避免高度复杂的铝基生产线后端技术步骤之可能性能造成生产成本降低及产量增加。于一例示实施例中，通过于实际设置焊块结构前之制造流程期间的任何适当时间点，于测试衬底及实际产品衬底之间做决定，而能减少微影步骤的数量。因此，能提供本质上无铝引线键合结构及焊块结构，从而减少依据生产线后端处理中之设备之个别的资源。

上述揭露之特定的实施例仅为说明之用，因为对于受惠于在此教示之内容的熟习该技艺者而言，能以不同但等效的方式来修改及实行本发明是显而易见的。举例而言，能以不同顺序实施上述提及之技术步骤。此外，除了以下申请专利范围所述者外，并非有意限制于显示于此之构造或设计之细节。因此，显然能改变或修改上述揭露之特定的实施例，而所有此类变化系视为在本发明之范畴及精神内。因此，在此所请求之保护范围系如以下申请专利范围所提出者。