包含绝缘体上硅结构体中的场效应晶体管的半导体器件

技术领域

本发明涉及绝缘体上硅结构体中的场效应晶体管的制造，具体而言，涉及包含可共享功能区的密集装配的场效应晶体管的系统芯片(system-on-chip)。 

背景技术

绝缘体上半导体(SeOI)，特别是绝缘体上硅(SOI)半导体器件在当前和未来的半导体制造中，例如在互补型金属氧化物半导体(CMOS)技术的情况中，越来越引人注意。在现代集成电路中，在单芯片区域上形成数量极多的独立电路元件，例如CMOS、NMOS、PMOS元件形式的场效应晶体管、电阻器和电容器等。通常，随着每一代新的电路的引入，这些电路元件的特征尺寸不断减小，从而提供在速度和/或能耗方面的性能改善的现有集成电路。晶体管尺寸的减小是不断改善复杂集成电路(如CPU)的器件性能中的一个重要方面。尺寸的减少通常带来通断速度的提高，从而增强信号处理性能。 

利用CMOS技术制造复杂集成电路的过程中，将数百万个晶体管(即，n-通道晶体管和p-通道晶体管)形成于包含晶体半导体层的基片上。晶体管元件是高度复杂集成电路中的主要电路元件，高度复杂集成电路基本决定了这些器件的整体性能。 

无论所考虑的是n-通道晶体管还是p-通道晶体管，MOS晶体管均包含所谓的pn结，所述pn结由高度掺杂的漏极和源极区与设置在漏极区和源极区之间的相反掺杂或弱掺杂的通道区的界面形成。通道区的导电性，即，导电通道的驱动电流能力由在通道区附近形成并与其以薄绝缘层隔开的栅电极控制。在由于对栅电极施加适当的控制电压而形成导电通道时，通道区的导电性取决于掺杂剂浓度、大多数电荷载体的迁移率，并且对于通道区在晶体管宽度方向的给定延伸，所述导电性还取决于源极区和漏极区之间的距离，该距离也称为通道长度。 

由于电路元件尺寸的降低，不仅可以增加各晶体管元件的性能，还可以改善其装 配密度，从而提供了在给定芯片区域中引入更多功能性的可能。为此，已开发了高度复杂的电路，该高度复杂的电路可以包括不同类型的电路，例如模拟电路和数字电路等，从而在单芯片上提供整个系统(SoC)。 

然而，晶体管尺寸的不断缩小涉及了多个与其相关的问题，必须解决这些问题才能够不过度地抵消MOS晶体管通道长度的不断减小而获得的益处。这方面的一个主要问题是提供漏极区和源极区以及与其连接的任何触点中的低的片层和触点电阻率(low sheet and contact resistivity)，并保持通道可控制性。例如，降低通道长度可能必须增加栅和通道区之间的电容耦联，而这可能需要更小厚度的栅绝缘层。当前，二氧化硅类栅绝缘层的厚度为1纳米～2纳米，其中进一步减小厚度就电流泄露而言可能较不理想，当栅电介质厚度减小时电流泄露通常呈指数上升。 

然而，常用于制造栅电极的栅电介质和多晶硅的界面特征在于影响均匀掺杂剂分布并导致较差附着性以及可靠性变差的晶界。此外，考虑到电路元件尺寸的不断减小并且尽管工程学最近有所进展，仍然需要更紧密构造的具有不同性能的晶体管元件。 

基于上述内容，本公开涉及半导体器件的制造方法，和其中晶体管可以以空间有效的方式形成并且在栅电介质-栅电极界面方面性质得到改善的半导体器件。 

发明内容

为了达到上述目的，提供了一种如权利要求1所述的半导体器件，所述半导体器件包含 

绝缘体上半导体、特别是绝缘体上硅SOI结构体，所述结构体含有基片、所述基片上的氧化物层(BOX层)和所述氧化物层上的半导体层、特别是单晶硅层；以及 

场效应晶体管FET，其中所述FET包含 

所述基片中的通道区； 

作为所述绝缘体上半导体结构体的所述氧化物层的至少一部分的电介质；和 

至少部分地作为所述绝缘体上半导体结构体的半导体层的第一部分的栅。 

在一个具体实施方式中，所述电介质是栅电介质，并且所述栅是栅电极、特别是可以还包含的多晶硅层的栅电极，所述多晶硅层处于至少部分地形成所述栅的绝缘体上半导体结构体(例如SOI结构体)的半导体层(例如，单晶硅层)的第一部分上。 

下文中，将描述包含单晶层的SOI结构体。不过，应该理解的是，本发明可以涵 盖不限于硅的任何绝缘体上半导体结构体。 

因此根据本发明，提供了带有栅电介质的FET，所述栅电介质的形式为SOI结构体的初始BOX层的部分，此外所述FET具有至少部分地由SOI结构体的单晶硅层的部分形成的栅电极。由此，提供了由于单晶硅而引起的改善的电极特性(本领域中，通常只将多晶硅用于栅材料)，并且显著改善了电介质和栅电极之间界面的材料性质。本领域中，在栅电极和栅电介质之间设置多晶硅-氧化物界面。根据本发明，在栅电极和栅电介质之间设置单晶硅-氧化物界面，由此避免了导致非均一掺杂剂分布并影响高性能晶体管的长期运行可靠性的晶界，并且有助于VT变化性。因此，所提供的晶体管非常适合于高电压应用，例如在RF设备和静电放电(ESD)保护的情形中应用。 

在另一具体实施方式中，FET是浮置栅FET，电介质是隧道电介质并且栅是浮置栅。浮置栅FET还可以包含浮置栅上的栅电介质，和栅电介质上的栅电极(特别是多晶硅制成的栅电极)。同样，在浮置栅和隧道电介质之间此时可以设置单晶硅-氧化物界面。与常规多晶硅-氧化物界面相比，单晶硅-氧化物界面导致对电荷/数据保持的改善。因此，该实施方式特别适合于制造高电压FLASH存储设备。浮置栅FET的制造与下述FET的制造相容：该FET包含作为栅电介质的BOX层的一部分和至少部分地由上述单晶硅制造的栅电极。 

应该注意，在上述实例中，例如，SOI结构体的基片可以是多晶硅基片并且BOX层可以以二氧化硅层形式提供。SOI结构体可通过SMARTCUT 工艺获得。 

本发明FET的上述实例特别适合于与常规块状晶体管共整合在SOI上(MOSFET)。因此，根据上述实例中的一个实例的半导体器件还可以包含另一FET，所述FET包含均由SOI结构体的硅层的第二部分制成的通道区和源极-漏极区。另外，其他FET可以包含在通道区上形成的电介质层、特别是含有低k材料的电介质层，和形成在该栅电介质层上的栅金属层，所述通道区位于SOI的单晶硅层中。 

根据一个实施方式，SOI结构体的硅层的第一部分不同于SOI结构体的硅层的第二部分，并且设置绝缘体区、特别是浅沟槽隔离区来将包含由SOI结构体的氧化物层的一部分制成的电介质的FET与包含均由SOI结构体的单晶硅层的第二部分制成的通道区和源极-漏极区的其他FET分开。作为选择，SOI结构体的单晶硅层的第一部分与SOI结构体的单晶硅层的第二部分至少部分地相互重叠。特别是，SOI结构体(充当用于本发明晶体管的栅)的单晶硅层的第一部分可以至少部分地形成其他(常规) FET的源极或漏极区。 

在两种情况下，晶体管制造的工艺流程均易于将两种晶体管器件共整合。当SOI结构体的单晶硅层的第一部分至少部分地形成他FET的源极或漏极区时，就出现能够使得必要空间最小化的非常紧密的构造。 

此外，半导体器件可以包含含有由SOI结构体的氧化物层的一部分制成的电介质的FET、与该FET分离的常规MOSFET和另外的具有源极或漏极区的常规MOSFET，所述另外的常规MOSFET的源极或漏极区与含有由SOI结构体的氧化物层的一部分制成的电介质的本发明FET的栅共享。 

为了达到上述目的，本发明还提供了半导体器件的制造方法，所述方法包括： 

提供绝缘体上硅SOI结构体，所述结构体含有基片、所述基片上的氧化物层和所述氧化物层上的单晶硅层； 

形成所述单晶硅层上的多晶硅层从而获得SOI结构体上的多晶硅；和 

对所述SOI结构体上的多晶硅进行蚀刻，从而形成FET，所述FET包含所述基片中的通道区、由SOI结构体的氧化物层的一部分制成的栅电介质以及至少部分地由SOI结构体的单晶硅层的第一部分和单晶硅层上形成的多晶硅层的一部分制成的栅电极。可以基于在SOI结构体上的多晶硅层上形成并经图案化的光刻胶进行蚀刻。 

而在下文中，参考在嵌埋氧化物层上包含单晶硅层的SOI结构体，描述了本发明方法的实施方式，原则上可以使用任何其他适合的半导体材料。因此，应当理解的是，本发明包括绝缘体上半导体结构体，例如，在氧化物层上包含锗或硅-锗的绝缘体上半导体结构体，并且不限于SOI结构体。 

所述方法还可以包括以下步骤： 

在所述SOI结构体上形成掩模层； 

通过延伸至基片并且将SOI结构体的第一区域与SOI结构体的第二区域分开的所述掩模层形成浅沟槽隔离区； 

从所述SOI结构体的第二区域去除所述掩模层； 

随后在所述SOI结构体的第二区域上形成电介质层； 

在所述电介质层上形成金属层；和 

从所述SOI结构体的第一区域去除所述掩模层；和 

蚀刻所述第二区域中的所述金属层、所述电介质层和所述SOI结构体，从而形成 所述SOI结构体的第二区域中的MOSFET；并且其中 

在所述SOI结构体的第一区域中的所述单晶硅层上形成多晶硅层，从而在SOI结构体上和所述金属层上获得多晶硅。 

可以容易地实现与常规MOSFET的共整合。因此，根据上述实例的方法还可以包括SOI结构体上的MOSFET的制造，所述制造包括以下步骤： 

在所述SOI结构体的单晶硅层上形成栅电介质； 

在所述栅电介质上形成栅电极；和 

形成源极区和漏极区，从而使源极区和漏极区之一至少部分地由所述栅电极的至少一部分形成，所述栅电极的至少一部分至少部分地由所述SOI结构体的单晶硅层的第一部分制成。 

此外，提供了一种制造半导体器件的方法，所述方法包括： 

提供绝缘体上硅SOI结构体，所述结构体含有基片、所述基片上的氧化物层和所述氧化物层上的单晶硅层； 

在所述单晶硅层上形成电介质层； 

在所述电介质层上形成多晶硅层，从而获得多层结构体；和 

对所述多层结构体进行蚀刻，从而形成浮置栅FET，所述浮置栅FET包含所述基片中的通道区、由所述SOI结构体的氧化物层的一部分制成的隧道电介质、由所述SOI结构体的单晶硅层的第一部分制成的浮置栅、由形成于所述单晶硅层上的电介质层的一部分制成的栅电介质和包含形成于所述电介质层上的多晶硅层的一部分的栅电极。 

同样，可以基于在SOI结构体上的多晶硅层上形成并经图案化的光刻胶进行蚀刻步骤。 

包括形成浮置栅晶体管的该方法还可以包括以下步骤： 

在所述SOI结构体上形成掩模层； 

通过延伸至基片并且将SOI结构体的第一区域与SOI结构体的第二区域分隔的所述掩模层形成浅沟槽隔离区； 

从所述SOI结构体的第二区域去除所述掩模层； 

随后在所述SOI结构体的第二区域上形成电介质层； 

在其他电介质层形成金属层； 

从所述SOI结构体的第一区域去除所述掩模层；和 

蚀刻所述第二区域中的所述金属层、所述其他电介质层和所述SOI结构体，从而形成所述SOI结构体的第二区域中的MOSFET；并且其中 

在所述单晶硅层上形成电介质层，并且在所述电介质层上形成多晶硅层，从而获得SOI结构体的第一区域中的多层结构体。 

同样，可以容易地实现与常规MOSFET的共整合。因此，根据上述实例的涉及浮置栅晶体管的方法还可以包括在SOI结构体上制造MOSFET，所述制造包括以下步骤： 

在所述SOI结构体的单晶硅层上形成栅电介质； 

在所述栅电介质上形成栅电极；和 

形成源极区和漏极区，从而使源极区和漏极区之一至少部分地由所述浮置栅的至少一部分形成，所述浮置栅的至少一部分至少部分地由所述SOI结构体的单晶硅层的第一部分制成。 

在本发明的半导体器件和方法的上述实例中涉及SOI结构体。所述SOI结构体可以具有厚度有所变化的BOX层。特别地，可以改变BOX层的厚度，以适合于高性能FET的电介质层或浮置栅FET的隧道电介质。 

可以通过以下步骤获得具有厚度有所变化的BOX层的SOI结构体： 

提供SOI层叠体，所述层叠体包含基片层、所述基片层上的第一(二)氧化硅层和所述第一(二)氧化硅层上的单晶硅层； 

形成所述单晶硅层上的第二氧化物层和所述第二氧化物层上的掩模层； 

将所述第二氧化物层和所述掩模层进行图案化从而暴露所述单晶硅层的第一部分； 

对所得到的结构体进行退火工序，由此使所述单晶硅层的所暴露的第一部分之下的第一(二)氧化硅层的部分得到部分地溶解，从而获得薄化(二)氧化硅层；和 

去除所述第二氧化物层和所述掩模层。 

薄化(二)氧化硅层随后可充当本发明上述实例中的电介质层或隧道电介质，即所述SOI结构体的氧化物层部分，所述栅电介质或浮置电介质由所述薄化(二)氧化硅层的至少一部分制成。 

可以在900℃～1200℃的温度在含有Ar和/或N₂的退火环境中进行高温退火工 序，由此使所述第一薄化硅层之下的第一氧化物层的部分得到部分地溶解，从而获得第一薄化氧化硅层。 

因此，协同地提供了如下优点：获得具有厚度有所变化的BOX层的SOI结构体，从而可以适当改变BOX层的厚度以满足根据本发明制造的分别针对FET或浮置栅FET的栅电介质或隧道电介质的标准。 

此外，可以分别针对可靠运行栅电极或浮置栅的具体需要来调整单晶硅层的厚度。特别地，可以形成上述实例中的SOI结构体，所述SOI结构体的形成包括以下步骤： 

提供SOI层叠体，所述层叠体包含基片层、所述基片层上的第一氧化物层和所述第一氧化物层上的单晶硅层； 

形成所述单晶硅层上的第二氧化物层和所述第二氧化物层上的掩模层； 

将所述第二氧化物层和所述掩模层进行图案化从而暴露所述单晶硅层的第一部分； 

使所暴露的单晶硅层热氧化从而形成在此前暴露的单晶硅层和第一薄化单晶硅层上的氧化硅层；和 

去除此前暴露的单晶硅层上形成的所述第二氧化物层和所述掩模层和所述氧化硅层； 

并且其中所述SOI结构体的硅层的第一部分是所述第一薄化单晶硅层的至少一部分。 

可以在氧气氛(特别是包含的O₂/H₂或O₂/H₂/HCl或O₂/HCl的氧气氛)和/或在800℃～1000℃的温度进行热氧化加工。 

掩模层可以是氮化物层，特别是氮化硅层，也可以是氧化物/氮化物层的层叠体。用于调整BOX层厚度或单晶硅层厚度的上述实例的步骤可以重复进行。因此，包括用于使BOX层薄化的退火工序的方法还可以包括以下步骤：在所述单晶硅层的暴露的第一部分上形成第三氧化物层和另一掩模层；将所述第三氧化物层和其他掩模层图案化从而使单晶硅层的第二部分暴露；和对所得到的结构体进行另一退火工序，由此使所述单晶硅层的所暴露的第二部分之下的第一薄化氧化硅层部分得到部分地溶解，从而获得第二薄化氧化硅层。 

类似的是，包括用于形成薄化单晶硅层的热氧化步骤的方法还可以包括以下步 骤：在氧化硅层的一部分上形成第二掩模层，和使位于不被第二掩模层覆盖的氧化硅层部分之下的第一薄化硅层的一部分热氧化，由此形成另一氧化硅层和第二薄化单晶硅层。 

应该注意，特别地，在包括STI形成和掺杂剂注入与扩散的进一步加工之前，进行SOI结构体中的嵌埋氧化物的溶解。将STI设置在溶解的BOX层与最初提供的BOX层之间的过渡区带。 

附图说明

本发明的另外的特征和优点将参考附图进行描述。在所述描述中，参考了用于阐释本发明优选实施方式的附图。应该理解的是，这些实施方式不代表本发明的全部范围。 

图1a至1g图示了本发明的半导体器件制造方法的实例，其中形成包含作为栅电介质的SOI结构体的BOX层的一部分的FET。 

图2a至2g图示了本发明的半导体器件制造方法的其它实例，其中形成包含作为隧道电介质的SOI结构体的BOX层的一部分的浮置栅FET。 

图3图示了本发明的半导体器件的实例，所述半导体器件包含MOSFET和处在更低位置的FET，其中MOSFET的漏极也充当所述处在更低位置的FET的栅。 

图4a、4b和4c图示了本发明的半导体器件制造方法的实例，其中形成包含作为隧道电介质的SOI结构体的BOX层的一部分的浮置栅FET。 

具体实施方式

图1a至1g中显示了本发明半导体器件制造实施方式的各阶段。提供了包含多晶硅基片1、氧化物层2(BOX层)(例如由二氧化硅制成的氧化物层2)和单晶硅层3的SOI结构体。如图1b所示，在硅层3的顶部生长或沉积硬掩模层4。在所示实例中，所述硬掩模层包含薄氧化物层5和氮化硅层6。在硬掩模层4上沉积光刻胶，并对该光刻胶进行图案化以形成浅沟槽隔离区7。为此，对硬掩模层4、硅层3和BOX层2进行蚀刻，所得沟槽部分地延伸至基片1中。然后，以一种或多种电介质材料(例如二氧化硅)填充沟槽，并通过化学-机械平化法将过量的电介质从掩模层5的表面除去。 

如图1c所示，从区域A和C去除硬掩模层4从而使这些区域中的单晶硅层1暴 露。然后，在区域B的单晶硅层3和氮化硅层6的暴露面上以及浅沟槽隔离区7的顶部形成高-k电介质层8(例如，电介质常数k大于3.9的电介质层)，随后在高-k电介质层8的顶部形成金属层9(见图1d)。例如，高-k电介质层8可以由氮化硅或复合材料(SiON、Al₂O₃、HfO₂等)制成，金属层9可以由TiN、W、TaN和三元组分(Ti-Ta-N)等制成。 

在图1e所示的阶段，从浅沟槽隔离区7之间的区域B以及从浅沟槽隔离区7去除层8和9，并且从浅沟槽隔离区7之间的区域B去除剩余的掩模层4。然后，如图1f所示，沉积多晶硅层10。在所得结构体的顶部形成光刻胶(未示出)，并对其进行图案化从而在区域A、B和C中蚀刻形成栅电极(见图1g)。在该实例中，形成了图1g中所示的3个FET。在区域A和C中得到SOI上的常规MOSFET 20。常规MOSFET20的通道区位于硅层3中的栅电介质8之下。通过本领域已知的n或p载流子型掺杂剂在与通道区相邻处形成源极区和漏极区。MOSFET 20的栅电极由金属层9形成，并且还包括经蚀刻的多晶硅材料10”。 

形成与常规MOSFET 20通过沟槽隔离区7分隔的本发明FET 30。本发明FET 30特征在于图1a所示SOI结构体中设置的初始BOX层2所形成的栅电介质，和包含单晶硅3’的栅电极，所述单晶硅3’由图1a所示SOI结构体中设置的初始单晶硅层3形成。还形成作为栅电极的一部分的多晶硅层10’。与栅电介质之下的基片1中设置的通道区相邻的N或P掺杂剂提供了源极区和漏极区。与现有技术和图1g中的MOSFET 20相比，在本发明FET中，将SOI结构体的BOX层用作栅电介质，并且将SOI结构体的单晶硅用作栅电极的一部分。因此，与现有技术相比，获得了栅电介质(二氧化硅)和栅电极(单晶硅)之间的更好的界面。从而，可以使高电压高性能晶体管的运行更可靠。应当注意的是，根据栅电介质的所需性质，可以设置在区域B中的厚度比区域A和C中的厚度更小的BOX层2。 

图2a和2b图示了本发明半导体器件制造方法的另一实例。根据该实例，形成了浮置栅FET，所述浮置栅FET包含作为隧道电介质的SOI结构体的BOX层的一部分和作为浮置栅的SOI结构体的单晶硅层的一部分。可以从图1e所示的构造开始。单晶硅层3的暴露表面在约700℃～900℃进行热氧化，从而例如生长氧化物电介质层11(见图2a)。作为选择，可以在单晶硅层3的暴露表面上生长或沉积电介质层11(例如氧化硅层)。然后，在区域A和C中的金属层9上和电介质层11上沉积多晶硅层 10。 

如以上参考图1g所述，对图2a中所示构造体进行蚀刻，从而形成区域A和B中的2个MOSFET 20。另外，形成与MOSFET 20通过浅沟槽隔离区7分隔的浮置栅FET 40。通过上述加工步骤，区域B中的浮置栅FET 40包含隧道电介质2’之下的基片1中的通道区。在通道区的两侧，通过对基片1的适当掺杂，设置了源极区和漏极区。另外，浮置栅FET 40还包含隧道电介质2’上的浮置栅3’。浮置栅3’与栅电极10’通过栅电介质11’相分隔。与常规浮置栅FET相比，更好的单晶硅-氧化物(浮置栅-隧道电介质)界面使得当该浮置栅FET用作存储器件时数据的保持可以得到改善。因而能够提供可靠的高电压FLASH器件。应该注意，根据隧道电介质的所需性质，可以将起始SOI结构体中的BOX层设置为在区域B中的厚度低于其在区域A和C中的厚度。 

图2c至2g图示了本发明半导体器件的制造方法的替代性实例。工艺流程从图1c中所示的结构体开始。在区域A和C中的单晶硅层3上生长或沉积高-k电介质层8。在高-k电介质层8的顶部形成金属栅层9(见图2c)。然后，在区域A和C中的金属栅层9上形成薄多晶硅层13。区域A和C之上的层8、9和13的形成包括：连续形成区域A、B和C之上的层，和通过利用经图案化而分别覆盖区域A和C的光刻胶掩模(未示出)将所述层从区域B(和绝缘区7)去除的光刻印刷步骤(lithographic step)。在对通过光刻胶掩模而暴露的区域进行蚀刻之后，得到了图2c所示的构造。 

然后，如图2d所示，从区域B中去除硬掩模(5和6)。在区域B中，将如此暴露的结晶硅层3氧化，以获得图2e中所示的氧化层11。作为选择，在所暴露的结晶硅层3上形成电介质层11。然后，如图2f所示，沉积用于形成栅电极的多晶硅层10。由此，获得了与图2a所示构造相似但包含薄多晶硅层13的构造。 

与图2b所示的实例相似，借助适当图案化的光刻胶掩模和蚀刻，得到图2f所示的结构体。该结构体包含区域A、B和C中的用于电路的栅结构体。特别是，所述栅结构体包含栅电介质8、栅金属层9和均在区域A和C中的经蚀刻多晶硅栅材料10”和经蚀刻的薄多晶硅层13。 

如参考图1a～1g和图2a～2g所述，制造本发明晶体管器件，使其与常规SOI类晶体管共整合。然而，不言而喻的是，可以将半导体器件制造方法的上述示例修改为不包括形成常规MOSFET 20的方式。 

不仅将本发明器件与常规块状晶体管共整合在SOI上是可行的，而且还可以有不同晶体管的新的密集装配的组合。如根据本发明另一实例的图3所示，提供了以特定方式包含常规SOI MOSFET和本发明FET的构造。根据所示实例，按照SOI技术，形成了包含用于形成源极区和漏极区的栅电极100和侧壁隔离物110的常规MOSFET。该MOSFET的源极区和漏极区分别称为“顶源极”120和“顶漏极”130。所述顶源极区120和顶漏极区130在SOI结构体的单晶硅层230中形成。邻近源极/漏极区设置绝缘区140。通过栅电介质160使栅电极100与位于顶源极区120和顶漏极区130之间的通道区150分离。在所示实例中，在覆盖MOSFET的另一电介质材料180中形成触点170。触点170提供了例如与金属化层的金属互联体的连接。MOSFET以椭圆形虚线轮廓线标出。 

单晶硅层230位于BOX层190的顶部。BOX层190位于基片200(例如，硅基片200)之上。然而，根据所示实例，由椭圆形虚线轮廓线标出的MOSFET的漏极130还充当部分地位于MOSFET之下的FET的称为“低栅”的栅电极。由椭圆形虚线轮廓线标出的FET包含单晶硅层230的充当MOSFET的漏极130的部分、BOX层190的充当栅电介质的部分和通过SOI结构体的基片200中的适当掺杂剂设置的漏极区210和源极区220。2个晶体管的所有源极区和漏极区(因而，以及较低位置的FET底栅)与触点170连接。所以，可以获得包含SOI上的MOSFET和FET的非常紧密的半导体器件，所示FET包含BOX层电介质和单晶硅栅电极。 

图4a至4c图示了本发明半导体器件制造方法的实例，其中形成了包含作为隧道电介质的SOI结构体的BOX层的一部分的浮置栅FET和SOI晶体管。 

该示例性的本发明方法的起点是图1a所示的层叠体。在结晶硅层3上生长或沉积电介质层11，并在该电介质层11上形成多晶硅层12(见图4a)。薄多晶硅层12在进一步加工过程中充当电介质层11的保护层。然后，在多晶硅层12上形成电介质层5，并在该电介质层5上沉积氮化物层6。由光刻印刷法限定出浅沟槽隔离区，沟槽通过层2、3、11、12、5和6蚀刻并延伸至多晶硅基片1，并且以一些电介质材料进行填充，从而获得浅沟槽隔离7。在蚀刻沟槽的工序过程中，层5和6充当硬掩模。通过氮化物层6使填充在沟槽中的电介质材料平化。如此得到的结构体如图4b所示。 

与参考图1c至1g描述的加工相似的进一步加工得到图4c所示的结构体。在图4c的与中间区通过浅沟槽隔离7隔离的左区和右区中形成MOSFET 20。然而，在中 间区中形成了包含在隧道电介质2之上的浮置栅3’的浮置栅FET30，其中浮置栅3’通过栅电介质11’和薄多晶硅层12’而与栅电极10’分离。 

而在附图说明中描述了对SOI结构体的加工，一般可根据所述的本发明方法加工绝缘体上半导体结构体。例如，在绝缘体上半导体结构体中，可以使用锗、硅-锗、应变硅、应变硅-锗等，而非常规的硅。 

所有的上述实施方式不用于限定本发明，而是作为阐释本发明特征和优点的实例。应该理解的是，部分或全部的上述特征也可以以不同方式组合。