一种基于AIC信息准则的信号源个数估计硬件电路及其实现方法

技术领域

本发明涉及阵列信号处理领域，具体地说是一种基于AIC信息准则的信号源个数估计硬 件电路及其实现方法。

背景技术

阵列信号处理属于现代信号处理的重要研究内容，在移动通信、电子对抗、参数估计、 信号识别等领域都有着广泛的应用前景。一般来讲，阵列信号处理是将多个传感器设置在空 间的不同位置来组成传感器阵列，通过对接收机输出的数据进行处理，利用各个信号在空间 位置上的差异，提取信号源的特征信息。这些特征信息包括：空间信号源的方向、数目、频 率、相位、调制形式等。

阵列信号处理中，估计信号源的个数是一个十分关键的问题。在实际应用当中，信号源 个数往往是一个未知数，大部分算法设计都需要知道入射信号源的个数，然后才能得到其他 关于入射信号的信息，例如入射信号的方向等。很多学者提出了在信号源数目估计方面较为 有效的方法，包括信息论方法、平滑秩法、矩阵分解法、盖氏圆方法以及正则相关等方法。

信息论的方法是WaxM和KailathT提出的，信息论的方法都有一个统一的表达形式

J(k)＝L(k)+p(k)(1)

式(1)中，L(k)是对数似然函数，p(k)是罚函数。通过对L(k)和p(k)的不同选择就可以 得到不同的准则。其中EDC信息论准则可以用式(2)表达，

EDC(n)＝L(M-n)lnΛ(n)+n(2M-n)C(L)(2)

式(2)中，n为待估计的信号源数(自由度)，L为采集信号的快拍数，Λ(n)为似然函数， M为阵元数目，并有：

$\Lambda \left(n\right)=\frac{\frac{1}{M-n}\underset{j=n+1}{\overset{M}{\Sigma }}{\lambda }_j}{{\left(\underset{j=n+1}{\overset{M}{\Pi }}{\lambda }_y\right)}^{\frac{1}{M-n}}}---\left(3\right)$

在式(2)中选择C(L)为1，就可以得到AIC准则，即

AIC(n)＝2L(M-n)lnΛ(n)+2n(2M-n)(4)

由于在设计ASIC或者基于FPGA设计硬件电路时，没有对数运算单元，导致式(4)中的 对数运算部分lnΛ(n)无法在FPGA和ASIC中求解，使得基于AIC准则的信号源估计的理论 方法无法直接完整地在FPGA或ASIC等硬件电路中实现；式(3)中Λ(n)的计算过程很复杂， 包括乘方运算和除法运算，在FPGA或者ASIC等硬件电路中实现乘方运算和除法运算，电 路设计的难度较大，资源消耗较多，并且运算时间较长；如果直接根据式(4)分别通过M次计 算得到M个输出AIC₁,AIC₂,…,AIC_j,…,AIC_M，而不考虑M次计算过程中数据的相关性，会 带来大量重复的计算，浪费了运算时间。

发明内容

本发明为了避免上述技术的不足之处，提出了一种基于AIC信息准则的信号源个数估计 硬件电路及其实现方法，以期降低硬件实现的复杂度，加快运算速度，从而在硬件电路中高 效地实现信号源个数估计。

本发明为解决技术问题采用如下技术方案：

本发明一种基于AIC信息准则的信号源个数估计硬件电路的特点是包括：协方差矩阵的 特征值累加和的对数运算模块、协方差矩阵的特征值乘积的对数运算模块、AIC函数值计算 模块以及AIC函数值最小值点求解模块；所述协方差矩阵的特征值累加和的对数运算模块以 及协方差矩阵的特征值乘积的对数运算模块中分别包含对数运算模块；

所述协方差矩阵的特征值累加和的对数运算模块以及所述协方差矩阵的特征值乘积的对 数运算模块分别依次读入源操作数λ₁,λ₂,…,λ_j,…,λ_M并进行运算，分别获得M个运算结果 ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M以及ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M并输 出给所述AIC函数值计算模块；

所述AIC函数值计算模块依次读入2M个运算结果 ln_sum₂,…,ln_sum_j,…,ln_sum_M,ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M以及采样频率K， 常数ω和阵元数目M并进行运算，获得M个运算结果AIC₁,AIC₂,…,AIC_j,…,AIC_M再输出给 所述AIC函数值最小值点求解模块；

所述AIC函数值最小值点求解模块读入所述M个运算结果AIC₁,AIC₂,…,AIC_j,…,AIC_M并进行运算，从而获得信号源个数的估计值source_num。

本发明一种基于AIC信息准则的信号源个数估计硬件电路的实现方法的特点是按如下步 骤进行：

步骤1、根据式(1)，利用2个加法器、1个减法器、3个乘法器、2个除法器、1个比较 器、1个选择器和4个寄存器设计对数运算模块LN_PE；将源操作数a读入对所述数运算模 块LN_PE中进行求对数运算，从而获得运算结果lna作为所述对数运算模块LN_PE的输出 值；

式(1)中，i＝1,2,3…n；a＞0；

步骤2、根据式(2)，利用所述对数运算模块LN_PE、1个加法器、2个选择器、(M+1)个 寄存器设计协方差矩阵的特征值累加和的对数运算模块；将源操作数λ₁,λ₂,…,λ_j,…,λ_M依次 读入所述协方差矩阵的特征值累加和的对数运算模块，从而依次得出M个运算结果 ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M：

$\ln \_{\mathrm{sum}}_j=ln\left(\underset{n=j}{\overset{M}{\Sigma }}{\lambda }_j\right)---\left(2\right)$

式(2)中，λ₁,λ₂,…,λ_j,…,λ_M表示协方差矩阵的M个按照从大到小顺序排列的特征值，λ_j表示第j个特征值；ln_sum_j表示第j个特征值λ_j所对应的累加和对数运算结果；M表示阵 元数目；j＝1,2,3…M；

步骤3、根据式(3)，利用1个加法器、2个选择器、所述对数运算模块LN_PE和(M+1) 个寄存器设计协方差矩阵的特征值的乘积的对数运算模块；将源操作数λ₁,λ₂,…,λ_j,…,λ_M依 次读入所述设计协方差矩阵的特征值乘积的对数运算模块，依次得出M个运算结果 ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M：

$\ln \_{\mathrm{acc}}_j=ln\left(\underset{n=j}{\overset{M}{\Pi }}{\lambda }_j\right)---\left(3\right)$

式(3)中，ln_acc_j表示第j个特征值λ_j所对应的乘积对数运算结果；

步骤4、根据式(4)，利用7个乘法器和3个减法器设计AIC函数值的运算模块；将源操 作数

K,ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M,ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M,ω依 次读入所述AIC函数值的运算模块，依次得到M个输出结果AIC₁,AIC₂,…,AIC_j,…,AIC_M：

AIC_j＝ωKln_sum_j(M-(j-1))-ωKln_acc_j+2(j-1)(2M-(j-1))(4)

式(4)中，K表示采样频率，ω表示常数，并有

步骤5、根据式(5)，利用2个比较器、1个计数器、1个选择器、1个减法器和3个寄存 器设计AIC函数值的最小值点求解模块；将源操作数AIC₁,AIC₂,…,AIC_j,…,AIC_M依次读入 所述AIC函数值的最小值点求解模块，得到AIC函数值的最小值点min_index和信号源个数 的估计值source_num：

AIC_{min_index}＝min{AIC₁,AIC₂,…,AIC_j,…,AIC_M}

(5)。

source_num＝min_index-1

与现有技术相比，本发明有益效果体现在：

1、本发明根据AIC准则，创造性地提出了一种信号源个数估计硬件电路及其实现方法， 对阵元数目，采集信号的快拍数，入射信号的参数(信噪比、频率、信号强度等)没有限制， 硬件电路可以适用于不同的工作条件下，体现了设计的通用性和灵活性；本发明通过级数展 开的方法，通过运算得出满足运算精度要求的对数运算结果，使得AIC准则可以成功地运 用到硬件电路中，实现来了信号源个数估计；本发明可采用不同的数据格式，硬件电路中的 各类运算器，包括乘法器、加法器、减法器均可以根据输入数据的格式，选择合适的IP核 或者进行自定义设计。

2、本发明根据对数运算规律，从设计高效硬件电路的角度出发，将计算AIC函数值的 理论公式进行了等价变形，主要是将lnΛ(n)的运算中乘方运算和除法运算转化为乘积运算 和减法运算，最大程度地降低了设计难度，减少了资源消耗并且提高了运算速度。

3、本发明中对数运算模块LN_PE，源操作数a的取值范围是a＞0，适用范围很广，通 用性较强，可以通过设计或者使用不同精度的运算器来满足精度要求，灵活性较强，对数运 算模块不仅可以用于信号源估计，而且也能用来进行普通对数运算。

4、本发明中协方差矩阵的特征值累加和的对数运算模块中加法器Add_1的运算结果保 存在寄存器reg1中，并且运算结果可以通过反馈作为加法器Add_1的输入，这种设计方法利 用了累加运算的中间结果，避免了重复的运算。

5、本发明中协方差矩阵的特征值乘积的对数运算模块中加法器Add_1的运算结果保存 在寄存器reg1中，并且运算结果可以通过反馈作为加法器Add_1的输入，这种设计方法利用 了累加运算的中间结果，避免了重复的运算。

6、本发明中协方差矩阵的特征值累加和的对数运算模块和协方差矩阵的特征值乘积的对 数运算模块是相互独立的，二者可以实现并行计算，从而缩短了实现信号源个数估计所需要 的总时间。

附图说明、

图1为本发明基于AIC信息准则的信号源个数估计的硬件电路的结构示意图；

图2为本发明对数运算模块的硬件电路结构示意图；

图3为本发明协方差矩阵特征值的累加和的对数运算模块的硬件电路结构示意图；

图4为本发明协方差矩阵特征值的乘积的对数运算模块的硬件电路结构示意图；

图5为本发明AIC函数值运算模块的硬件电路结构示意图；

图6为本发明AIC函数值最小值点求解模块的硬件电路结构示意图。

具体实施方式

本实施例中，如图1所示，一种基于AIC信息准则的信号源个数估计硬件电路包括：协 方差矩阵的特征值累加和的对数运算模块、协方差矩阵的特征值乘积的对数运算模块、AIC 函数值计算模块以及AIC函数值最小值点求解模块；协方差矩阵的特征值累加和的对数运算 模块以及协方差矩阵的特征值乘积的对数运算模块中分别包含对数运算模块；

协方差矩阵的特征值累加和的对数运算模块以及协方差矩阵的特征值乘积的对数运算模 块分别依次读入源操作数λ₁,λ₂,…,λ_j,…,λ_M并进行运算，分别获得M个运算结果 ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M以及ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M并输 出给AIC函数值计算模块；

AIC函数值计算模块读入2M个运算结果 ln_sum₂,…,ln_sum_j,…,ln_sum_M,ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M以及采样频率K， 常数ω和阵元数目M并进行运算，获得M个运算结果AIC₁,AIC₂,…,AIC_j,…,AIC_M再输出给 AIC函数值最小值点求解模块；

AIC函数值最小值点求解模块读入M个运算结果AIC₁,AIC₂,…,AIC_j,…,AIC_M并进行运 算，从而获得信号源个数的估计值source_num。

本实施例中，一种基于AIC信息准则的信号源个数估计硬件电路的实现方法是按如下步 骤进行：

步骤1、根据式(1)，利用2个加法器、1个减法器、3个乘法器、2个除法器、1个比较 器、1个选择器和4个寄存器设计对数运算模块LN_PE；将源操作数a读入对数运算模块 LN_PE中进行求对数运算，从而获得运算结果lna作为对数运算模块LN_PE的输出值；

式(1)中，i＝1,2,3…n；a＞0；

本实施例中，所设计的对数运算模块如图2所示，其中包括2个加法器、1个减法器、3 个乘法器、2个除法器、1个比较器、1个选择器和4个寄存器，具体运算流程如下：

步骤a、将系数依次固化在系数存储器中 Coe_memory中；

步骤b、将寄存器reg1、reg2、reg3、reg4中存储的数值r1、r2、r3、r4进行初始化赋值， 具体是r1＝1、r2＝0、r3＝1、r4＝0；

步骤c、源操作数a进入对数运算模块，读取常数1和源操作数a进入加法器Add_1完成 a+1运算并输出给除法器Divid_1；

步骤d、读取常数2和a+1进入除法器Divid_1完成2÷(a+1)运算，并将运算结果输 出给减法器Sub_1；

步骤e：读取常数1和进入减法器Sub_1完成运算，并将运算结果x输 出给乘法器Multi_1和除法器Divid_2；

步骤f、读取x进入乘法器Multi_1，完成运x²运算，并将运算结果输出给乘法器Multi_2；

步骤g、读取x进入除法器Divid_2，完成运算1÷x，并将运算结果输出给选择器Mux；

步骤h、读取和reg1中的存储的数值r1进入选择器Mux，如果在执行某次对数运算的 过程中，第一次进入步骤g，则Mux的输出为否则Mux的输出为r1，Mux的选择结果 输出给乘法器Multi_2；

步骤i、读取x²和选择器Mux的输出结果进入乘法器Multi_2，完成运算或者x²×r1， 并将运算结果输出到寄存器reg_1中存储；

步骤j、从系数存储器中Coe_memory中读取系数i＝1,2,3…进入乘法器Multi_3， 如果第一次进入步骤i，则读出第一个系数2，如果第二次进入步骤i，则读出第二个系数依次类推；

步骤k、从系数存储器中Coe_memory中读取系数并且从reg_1中读取r1进入乘 法器Multi_2，完成运算，并且把运算结果输出到加法器Add_2，其中，i＝1,2,3…

步骤l、寄存器reg2将其中存储的数值r2输出到reg3，然后寄存器reg2读取r2和进入加法器Add_2完成运算，并且将运算结果暂存到reg2；

步骤m、读取reg2和reg3中暂存的数值r2和r3进入比较器，如果r2≠r3，返回到步骤 g，并且把reg4中暂存的数值r4置为0；如果r2＝r3，运算结束，并且把reg4中暂存的数值 r4置为1，将此时reg3中暂存的数值r3作为对数运算lna的输出；

当完成以上各步骤后，就完成了一次对数运算，当reg4中存储的数值r4＝1，对数运算 结束，此时可以把存储在reg3中的对数运算的结果输出给其他模块。

步骤2、根据式(2)，利用对数运算模块LN_PE、1个加法器、2个选择器、(M+1)个寄 存器设计协方差矩阵的特征值累加和的对数运算模块；将源操作数λ₁,λ₂,…,λ_j,…,λ_M依次读 入协方差矩阵的特征值累加和的对数运算模块，从而依次得出M个运算结果 ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M：

$\ln \_{\mathrm{sum}}_j=ln\left(\underset{n=j}{\overset{M}{\Sigma }}{\lambda }_j\right)---\left(2\right)$

式(2)中，λ₁,λ₂,…,λ_j,…,λ_M表示协方差矩阵的M个按照从大到小顺序排列的特征值，λ_j表示第j个特征值；ln_sum_j表示第j个特征值λ_j所对应的累加和对数运算结果；M表示阵 元数目；j＝1,2,3…M；

本实例中，假设阵元数目M＝4，设计的特征值和的对数运算电路如图3所示，包括1 个加法器、一个步骤1中所设计对数运算单元LN_PE、2个选择器、4个寄存器；所实现的 运算是运算结果ln_sum₁,ln_sum₂,ln_sum₃,ln_sum₄分别输出 到寄存器reg2、reg3、reg4、reg5中；

步骤a：对电路中的寄存器中的存储的数值进行初始化，假设寄存器reg1、reg2、reg3、 reg4、reg5中存储的数值用r1、r2、r3、r4、r5表示，则初始化使r1＝0，r2＝0，r3＝0，r4＝0， r5＝0；

步骤b：读取寄存器reg1中存储的数值r1和常数0进入选择器Mux1，如果第一次进入 步骤b，则选择器Mux输出0，否则选择器Mux1输出r1，输出的结果传到加法器Add_1；

步骤c：读取λ_j和选择器Mux1的输入进入加法器Add_1，完成运算 eig_sum_j＝eig_sum_j-1+λ_j，将运算结果输出到寄存器reg1中存储。如果第1次进入步骤c， 则j＝4，如果第2次进入步骤c，则j＝3，……，如果第4次进入步骤c，则j＝1；

步骤d：从寄存器reg1中读取eig_sum_j进入步骤1中设计的对数运算模块LN_PE，完成 对数运算ln_sum_j，运算结果输出到选择器Mux2中；

步骤e：读取ln_sum_j进入选择器Mux2，如果第1次进入步骤e，则将ln_sum_j输出到寄 存器reg5中，如果第2次进入步骤e，则将ln_sum_j输出到寄存器reg4中，……，如果第4 次进入步骤e，则将ln_sum_j输出到寄存器reg2中；

步骤f：如果第4次进入步骤f，特征值积的对数计算结束，否则返回步骤b；

当完成以上步骤后，就计算得到了所有协方差矩阵特征值和的对数，分别是 ln_sum₁,ln_sum₂,ln_sum₃,ln_sum₄，依次存储在寄存器reg2、reg3、reg4、reg5中。

步骤3、根据式(3)，利用1个加法器、2个选择器、对数运算模块LN_PE和(M+1)个寄 存器设计协方差矩阵的特征值的乘积的对数运算模块；将源操作数λ₁,λ₂,…,λ_j,…,λ_M依次读 入设计协方差矩阵的特征值乘积的对数运算模块，依次得出M个运算结果 ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M：

$\ln \_{\mathrm{acc}}_j=ln\left(\underset{n=j}{\overset{M}{\Pi }}{\lambda }_j\right)---\left(3\right)$

式(3)中，ln_acc_j表示第j个特征值λ_j所对应的乘积对数运算结果；

本实施例中，假设阵元数M＝4，所设计的特征值积的对数运算电路如图4所示，包括1 个加法器、2个选择器、1个步骤1中设计的对数运算单元LN_PE和5个寄存器，运算结果 ln_acc₁,ln_acc₂,ln_acc₃,ln_acc₄分别输出到寄存器reg2、reg3、reg4、reg5中，具体流程如下：

步骤a：对电路中的寄存器中的存储的数值进行初始化，假设reg1、reg2、reg3、reg4、 reg5中存储的数值用r1、r2、r3、r4、r5表示，则初始化使r1＝0，r2＝0，r3＝0，r4＝0， r5＝0；

步骤b：读取协方差矩阵的特征值λ_j进入对数运算单元LN_PE，完成运算lnλ_j，将运算 结果输出到加法器Add_1。其中，λ_j表示第j个协方差矩阵的M个按照从大到小顺序排列特 征值，如果第1次进入步骤b，则j＝4，如果第2次进入步骤b，则j＝3，……，如果第4 次进入步骤b，则j＝1；

步骤c：读取reg1中存储的数值r1和常数0进入选择器Mux1，如果第一次进入步骤c， 则选择器Mux输出0，否则选择器Mux1输出r1，输出的结果传到加法器Add_1；

步骤d：读取lnλ_j和选择器Mux1的输出进入加法器Add_1，完成运算 ln_sum_j＝ln_sum_j-1+lnλ_j，j的取值和步骤b中相同，并将运算结果ln_sum_j输出到reg1中；

步骤e：读取ln_sum_j进入选择器Mux2，如果第1次进入步骤e，则将ln_sum_j输出到reg5 中，如果第2次进入步骤e，则将ln_sum_j输出到reg4中，……，如果第4次进入步骤e，则 将ln_sum_j输出到reg2中；

步骤f：如果第4次进入步骤f，特征值积的对数计算结束，否则返回步骤b；

当完成以上步骤后，就计算得到了所有协方差矩阵特征值的乘积的对数，分别是 ln_acc₁,ln_acc₂,ln_acc₃,ln_acc₄，依次存储在寄存器reg2、reg3、reg4、reg5中。

步骤4、根据式(4)，利用7个乘法器和3个减法器设计AIC函数值的运算模块；将源操 作数

K,ln_sum₁,ln_sum₂,…,ln_sum_j,…,ln_sum_M,ln_acc₁,ln_acc₂,…,ln_acc_j,…,ln_acc_M,ω依 次读入AIC函数值的运算模块，依次得到M个输出结果AIC₁,AIC₂,…,AIC_j,…,AIC_M：

AIC_j＝ωKln_sum_j(M-(j-1))-ωKln_acc_j+2(j-1)(2M-(j-1))(4)

式(4)中，K表示采样频率，ω表示常数，并有

本实施例中，所设计的AIC函数的运算模块如图5所示，具体流程为：

步骤a、选定整数j，如果第1次进入步骤a，则j＝0，如果第2次进入步骤a，则j＝1，……， 如果第4次进入步骤a，则j＝3；

步骤b、读取输入的采集信号的快拍数K和常数ω进入乘法器Multi_1，完成r0＝Kω运 算，运算结果r0输出至Multi_2和Multi_3；

步骤c、读取ln_acc_j+1和n0进入乘法器Multi_2，完成运算r1＝r0×ln_acc_j+1，运算结果n 输出至减法器Sub_2；

步骤d、读取ln_eig_sum_j+1和m进入乘法器Multi_3，完成运算r2＝r0×ln_sum_j+1，运算 结果n2输出至乘法器Multi_4；

步骤e、读取阵元数M和j的值进入减法器Sub_1，完成运算r3＝M-1，运算结果r3输 出至乘法器Multi_4；

步骤f、读取常数2和j的值进入乘法器Multi_5，完成运算r4＝2×j，运算结果r4输出 至乘法器Multi_5；

步骤g、读取读取常数2和M的值进入乘法器Multi_6，完成运算r5＝2×M，运算结果 r5输出至乘法器Sub_3；

步骤h、读取r2和r3进入乘法器Multi_4，完成运算r6＝r2×r3，运算结果r6输出至减 法器Sub_2；

步骤i、读取r5和j进入减法器Sub_3，完成运算r7＝r5-j，运算结果r7输出至乘法器 Multi_5；

步骤j、读取r1和r6进入减法器Sub_2，完成运算r8＝r1-r6，运算结果r8输出至乘法 器Multi_7；

步骤k、读取r8和r9进入乘法器Multi_7，完成运算AIC_j+1＝r8×r9，运算结果r9输出至 乘法器Multi_7；

步骤l、读取r4和r7进入乘法器Multi_5，完成运算r9＝r4×r7，运算结果r9输出至乘 法器Multi_7；

步骤m、如果第M次进入步骤m，则AIC函数计算完成，否则返回步骤a；

经过以上所有步骤，会依次得到4个AIC函数值AIC₁,AIC₂,AIC₃,AIC₄。

步骤5、根据式(5)，利用2个比较器、1个计数器、1个选择器、1个减法器和3个寄存 器设计AIC函数值的最小值点求解模块；将源操作数AIC₁,AIC₂,…,AIC_j,…,AIC_M依次读入 AIC函数值的最小值点求解模块，得到AIC函数值的最小值点min_index和信号源个数的估 计值source_num：

AIC_{min_index}＝min{AIC₁,AIC₂,…，AIC_j,…，AIC_M}

(5)

source_num＝min_index-1

本实施例中所设计的AIC函数值的最小值点求解模块如图6所示，包括1个比较器、1 个选择器、1个减法器和2个寄存器，具体求解流程如下：

步骤a、对电路中的寄存器初始化，假设用r1,r2表示存储在寄存器reg1和reg2中的数 值，则令r1＝0,r2＝0；

步骤b、读取M个AIC函数值AIC₁,AIC₂,…，AIC_M进入选择器Mux；

步骤c、选择器Mux输出AIC_j(j＝1,2,3,…,M)给比较器Compare，如果第1次进入步骤 b，则j＝1，如果第2次进入步骤b，则j＝2，直到第M次进入步骤b，j＝M；

步骤d：读取选择器Mux的输出AIC_j(j＝1,2,3,…,M)和寄存器reg1中存储的数值r1进 入比较器，如果AIC_j＞r1，将AIC_j的数值存储到寄存器reg1中，即r1＝AIC_j，并且将j的数 值输出到寄存器reg2中，即r2＝j，其中j的取值和步骤c相同；

步骤e：如果第M次进入步骤e，则接下来进入步骤f，否则返回到步骤c；

步骤f：读取寄存器reg2中存储的数值r2和常数1进入减法器Sub_1，完成运算 source_num＝r2-1，运算结果source_num为信号源个数的估计值。

当完成以上各个步骤，则根据输入的AIC₁,AIC₂,…,AIC_M，求解得到了信号源的个数 source_num。

综上，本发明提出了一种基于AIC信息准则的信号源个数估计硬件电路及其实现方法， 所设计的硬件电路结构简单，运算单元数目较少，硬件实现的复杂度低并且资源消耗少，而 且通用性和灵活性较高，为信号源个数估计提供了一种高效的硬件实现方法。