半导体器件、功率半导体器件及加工半导体器件的方法

技术领域

各个实施例总体涉及半导体器件、功率半导体器件及加工半导体 器件的方法。

背景技术

通常，在半导体技术中加工半导体基板、半导体晶片或其他合适 载体，以形成集成电路或基于至少一个集成电路结构的半导体器件。 半导体晶片可用于在晶片表面加工多个集成电路，并且在加工之后， 可将晶片切片以由晶片提供多个芯模(die)或芯片。最后，从晶片单 一化出来的芯模或芯片(称为裸芯模或裸芯片)可在封装工艺中封装， 其中芯模或芯片可封包在支撑材料中或壳体中，以防止例如物理损伤 和/或腐蚀。壳体(也称为封装或外壳)还可支撑用于将器件连接至例 如电路板的电连接部件。通常，芯模或芯片包括用于控制或操作集成 电路的金属化部分。集成电路结构的端子(例如场效应晶体管的源极 端子、漏极端子和/或栅极端子，或者双极晶体管的发射极端子、集电 极端子和/或基极端子，或者二极管的端子)可由金属化部分接触，以 控制或操作集成电路结构。金属化部分可包括前侧金属化部分和/或后 侧金属化部分。此外，金属化部分可包括图案化金属或图案化金属材 料(通常在铜技术或铝技术中提供)，该图案化金属或图案化金属材 料可提供一个或多个电触头(接触焊盘)和引线。此外，金属化部分 可与单个集成电路结构(例如晶体管或二极管)电接触。可替换地， 金属化部分可与芯片的多个集成电路结构(例如多个晶体管或多个二 极管)电接触，其中金属化部分由于特定的引线结构而可支持或可提 供芯片的功能。

发明内容

根据各个实施例，半导体器件可包括：形成于半导体器件表面的 层堆叠，该层堆叠包括：包括第一金属或金属合金的金属化层；覆盖 金属化层的保护层，该保护层包括第二金属或金属合金，其中第二金 属或金属合金比第一金属或金属合金的贵金属性更低的金属或金属 合金。

附图说明

附图中，相似参考符号在所有不同的视图中总体指代相同部件。 附图并非必然按比例绘制，相反，总体着重于示出本发明的原理。在 下文描述中，参照附图描述本发明的各个实施例，附图中：

图1A以示意性截面图示出了根据各个实施例的半导体器件；

图1B和图1C分别以示意性截面图示出了根据各个实施例的半导体 器件；

图2A和图2B分别以示意性截面图示出了根据各个实施例的半导体 器件；

图3A和图3B分别以示意性截面图示出了根据各个实施例的半导体 器件；

图4以示意性截面图示出了根据各个实施例的半导体器件；

图5以示意性截面图示出了根据各个实施例的半导体器件；

图6A以示意性流程图示出了根据各个实施例的用于加工半导体器件 的方法；

图6B以示意性流程图示出了根据各个实施例的用于加工半导体器件 的方法；并且

图7A至图7E以示意性截面图示出了处于根据各个实施例的加工过 程中各个阶段的半导体器件。

具体实施方式

下文详细描述参照附图，附图以示意的方式示出了可实施本发明 的特定细节和实施例。

本文使用的词语“示例性”是指“用作实例、例子或示意”。本 文描述为“示例性”的任何实施例或设计并非必要地解释为相对于其 他实施例或设计而言是优选的或有利的。

对形成在侧部或表面“之上”的沉积材料使用的词语“在…之上” 在本文中可用于意味着沉积的材料可“直接在”暗指的侧部或表面 “上”形成，例如直接接触。对形成在侧部或表面“之上”的沉积材 料使用的词语“在…之上”在本文中可用于意味着沉积的材料可“间 接在”暗指的侧部或表面“上”形成，其中在暗指的侧部或表面与沉 积的材料之间布置有一个或多个其他层。

对相对于载体(例如基板、晶片或半导体工件)以之上或之中或 “横向”邻近的方式设置的结构(或结构元件)的“横向”延伸部使 用的术语“横向”在本文中可用于意味着沿着载体表面的延伸或定位 关系。这意味着，载体的表面(例如基板表面、晶片表面、或工件表 面)可用作参照，通常称为主加工表面。此外，对结构(或结构元件) 的“宽度”使用的术语“宽度”在本文中可用于意味着结构的横向延 伸。此外，对结构(或结构元件)的高度使用的术语“高度”在本文 中可用于意味着结构沿着垂直于载体表面(例如垂直于载体的主加工 表面)的方向的延伸。对层的“厚度”使用的术语“厚度”在本文中 可用于意味着层的与层在其上沉积的支撑部(材料或材料结构)的表 面垂直的空间延伸。如果支撑部的表面平行于载体的表面(例如平行 于主加工表面)，则沉积在支撑部表面上的层的“厚度”可与层的高 度相同。此外，“竖直”结构可指代沿着与横向方向垂直(例如与载 体的主加工表面垂直)的方向延伸的结构，而“竖直”延伸可指代沿 着与横向方向垂直的方向的延伸(例如与载体的主加工表面垂直的延 伸)。

根据各个实施例，载体(例如基板、晶片或工件)可由各种类型 的半导体材料制成或包括各种类型的半导体材料，包括例如硅、锗、 Ⅲ至Ⅴ族或其他类型(包括例如聚合物)，然而在其他实施例中，也 可使用其他合适的材料。在实施例中，载体由硅(掺杂或未掺杂)制 成，而在可替换实施例中，载体为绝缘体上硅(SOI)晶片。作为替 换，可对载体使用任何其他合适的半导体材料，例如半导体化合物材 料(诸如砷化镓(GaAs)、磷化铟(InP))、任何合适的三元半导 体化合物材料或四元半导体化合物材料(诸如铟镓砷化物(InGaAs))。 根据各个实施例，载体可为薄的或超薄的基板或晶片，例如厚度在几 微米到几十微米的范围内，例如在大约5μm到大约50μm的范围内， 例如厚度小于大约100μm或小于大约50μm。根据各个实施例，载 体可包括SiC(碳化硅)或者可为碳化硅载体、碳化硅基板、碳化硅 晶片或碳化硅工件。碳化硅可为例如n型掺杂(例如使用氮)并且可 用于制造功率器件。

对“功率”器件、“功率”集成电路结构或“功率”金属化部分 以及“功率”集成电路、“功率”晶体管、“功率”二极管和类似使 用的术语“功率”在本文中可用于意味着，器件、电路结构或金属化 部分可配置成：处理高电流，例如大于大约1A、2A、5A或10A的 电力路，或处于大约1A至大约1000A范围内的电流或者甚至超过大 约1000A的电流；或者处理高电压，例如大于20V、30V、50V或100V 的电压，或者处于大约20V至大约10kV的电压或者甚至大于大约 10kV的电压。根据各个实施例，功率器件可作为交换机或整流器来 操作。此外，功率器件可以能够承载高电流并且可具有高的反向阻断 电压(例如反向阻断电压可大于大约20V、30V、100V或1000V，或 者甚至大于大约1000VV)。

根据各个实施例，功率金属化部分的用于接触功率半导体器件 (例如用于接触功率晶体管或功率二极管)的单个金属线或接触焊盘 可以能够传送大于大约1A、2A、5A或10A的电流。根据各个实施 例，在功率金属化部分的制造或设计中，应当考虑多个方面，例如电 迁移、热消散和热稳定性。

如本文所参照的半导体器件、半导体功率器件或集成电路结构可 为或者可包括以下中的至少一个：两端子器件，例如二极管(PIN二 极管或肖特基二极管，例如SiC肖特基二极管)；和/或三端子器件， 例如功率MOSFET(金属氧化物半导体场效应晶体管)、JFET(面 结型栅极场效应晶体管)(例如SiCJEET)、晶闸管(例如金属氧化 物半导体(MOS)技术中的)、IGBT(绝缘栅双极晶体管)和类似。 此外，本文参照的半导体器件、半导体功率器件或集成电路结构可为 或者可包括例如具有四个或多于四个端子的任何其他合适的多端子 器件，例如发射机设备、接收机设备、收发器设备、RF(射频)交换 机和类似。

如本文参照的封装或部分封装的集成电路结构也可理解为封包。 根据各个实施例，例如半导体功率器件的半导体器件可包括至少一个 集成电路结构，例如一个或多个封装或包封的集成电路结构。封装或 包封可用于：将集成电路结构(或半导体器件)连接至外部电路，用 于消散由集成电路(由半导体器件)产生的热；和/或保护集成电路结 构(半导体器件)免受外部影响(例如湿气、灰尘或物理损伤)。通 常使用的功率半导体封装可为TO(晶体管轮廓)封装(例如TO-220、 TO-247、TO-262或TO-3)。

根据各个实施例，可在半导体加工中应用触头金属化工艺，以提 供用于半导体器件的电触头(换言之为接触焊盘)，这些电触头可能 对于操作半导体器件而言是必要的。触头金属化部分(例如欧姆触头 或欧姆触头金属化，例如肖特基触头)可与设置在载体上和/或中的至 少一个集成电路结构直接物理接触，例如与晶体管的端子或者与二极 管的端子直接物理接触。根据各个实施例，触头金属化工艺可包括至 少一个层化工艺和/或至少一个图案化工艺。根据各个实施例，触头金 属化工艺可包括沉积电介质材料层(也称为电介质夹层，例如低-k电 介质材料，例如非掺杂硅酸盐玻璃和类似)，在期望的位置形成接触 孔(例如使用图案化工艺)以及借助于层化工艺使用至少一种导电材 料(例如金属(例如铝、铜、钨、钛、钼、金和类似)、金属材料(例 如氮化钛、铂硅化物、钛硅化物、钨硅化物、钼硅化物和类似)中的 至少一个)、导电硅(例如导电聚合硅)、以及金属合金(例如铝- 硅合金、铝-铜合金、铝-硅-铜合金、镍、钛-钨合金和类似)填充接 触孔。

此外，根据各个实施例，金属化工艺可应用于在可触头金属化部 分之后产生具有一个金属层的单层级金属化部分或者包括多个金属 层的多层级金属化部分。根据各个实施例，金属化工艺可包括至少一 个层化工艺并且可包括用于对沉积层进行图案化的至少一个图案化 工艺，以提供期望的引线结构。

此外，根据各个实施例，金属化工艺可包括形成额外的层，例如 作为屏障(例如包括钼、铂硅化物、钛硅化物、钨硅化物、钼硅化物、 硼化物和类似中的至少一个)，或者作为粘附促进剂(例如包括铂硅 化物、钛硅化物、钨硅化物、钼硅化物和类似中的至少一个)。此外， 根据各个实施例，硅化物的形成可为自调整的。根据各个实施例，类 金属可包括硼、硅、锗、砷、锑和碲。

对“贵族”材料(例如“贵”金属、“贵族”金属合金、“贵族” 类金属)使用或者用于不同材料更为“贵族”和更不“贵族”的相对 参照的术语“贵族”在本文中可以电化学序列、电化学腐蚀和标准电 极电势的意义来使用。作为相对参照，以下材料是一些实例，它们从 最不贵族的金属开始根据它们的标准电极电势(相对于标准状态下的 标准氢电极)排序：Mg、Be、Al、Zr、Ti、Mn、V、Nb、Zn、Cr、 Ta、Ga、Fe、In、Ni、Sn、Pb、Ge、Bi、Cu、Ag、Pt、Au。根据各 个实施例，具有多于一种氧化态的金属在本文中可特征化为相对于氧 化态的最小标准电极电势。此外，金属(Me)可由它们相对于相同 或相似化学反应(氧化还原反应)(例如)的标 准电极电势而特征化。

根据各个实施例，金属合金可具有依据它们的化学组分和相关的 化学相而变的标准电极电势。由于常规而言，标准氢电极设定为0.00 V，因而必须确定电极电势的任何电极(例如金属合金)可在原电池 中与标准氢电极(或者电势已知的另一电极)配对。结果，可从原电 池电压获得未知的标准电极电势。根据各个实施例，铝/铜合金可能比 铝贵金属性更高。

通常，为了可获得有源半导体材料(例如一个或多个二极管、一 个或多个晶体管、一个或多个晶闸管和类似)的性能，可能需要通过 适当的金属化部分电接触有源半导体材料。通常，铝基的前侧金属化 部分可用于功率半导体器件。封装技术在很大程度上为铝基接线的使 用。此外，芯片或芯模(半导体工件)可容纳或封装在分立的包封中 (例如TO-包封中)。可替换地，芯片或芯模可容纳或封装在PCB(印 刷电路板)层级上或者模块层级上。根据各个实施例，芯片或芯模的 包封可在晶片层级上执行或者在对晶片切片之后执行(在将芯模或芯 片从晶片中单一化之后)。

根据各个实施例，半导体器件的芯片、芯模或集成电路结构可使 用聚合物至少部分地封装(覆盖、围绕)，例如使用苯并环丁烯(BCB)、 硅橡胶、酰亚胺(聚酰亚胺)和类似。根据各个实施例，芯片或芯模 可通过例如用于提供分立包封的包模材料封装，或者可替换地，芯片 或芯模可通过例如用于模块层级包封的硅橡胶凝胶来覆盖或封装。

然而，通过通常使用的措施可能不能完全保护半导体器件(例如 封装的集成电路结构)免受湿气，这可能导致集成电路结构的操作过 程中前侧金属化部分的腐蚀，其中腐蚀可通过铝基前侧金属化部分而 无阻碍地扩散至半导体器件的(或者集成电路结构的)有源半导体区 域，这可能导致半导体器件的失效。

根据各个实施例，本文可对半导体器件或集成电路结构提供金属 化部分，其中该金属化部分可配置成使得可将金属化部分的可能腐蚀 限制在金属化部分的薄层中或者限制在金属化部分之上的薄层中；因 此，腐蚀不能穿透金属化部分到达有源半导体材料(到达集成电路结 构)，这可防止或延迟半导体器件或集成电路结构的失效。示意而言， 金属化部分可配置成使得可能的腐蚀不能从与封装材料接触的金属 化部分的上表面(背离集成电路结构的)完全穿透到金属化部分之下 的集成电路结构。

通常可应用各种措施来防止前侧金属化部分的无阻碍腐蚀。可通 过钝化层(例如二氧化硅、氮化硅和/或光电-酰亚胺)来封装(覆盖) 半导体器件的有源区域。然而，例如在接线的区域，电绝缘的这种钝 化层已被去除，这进而再次导致前侧金属化部分的腐蚀。

此外，由于通常使用的钝化层可包括脆性材料(例如二氧化硅和 /氮化硅)，例如由于温度波动和/或热膨胀而导致在操作过程中引入 钝化层中的机械应力或机械应变可能导致钝化层中的裂纹。结果，在 钝化层的包括裂纹的区域中，钝化层的有效性可能降低或消失，使得 金属化部分可能腐蚀。因此，钝化层的厚度以及金属的厚度可改变为 使得张力保持尽可能低。

根据各个实施例，可通过在真实前侧金属化部分之上沉积附加层 (换言之为保护层)来防止前侧金属化部分的无阻碍氧化；前侧金属 化部分可具有例如几个微米的厚度，其中附加层用作牺牲氧化层。附 加层可由比前侧金属化部分的金属或金属合金贵金属性更低的金属 构成。此外，附加层可大致不存在晶界，例如附加层可包括例如通过 溅射沉积的外延生长金属。例如，附加层可由单一金属构成。此外， 附加层可覆盖、围绕或包围前侧金属化部分。

根据各个实施例，金属化部分(例如前侧金属化部分或可替换地 后侧金属化部分)可包括AlCu(包括铝和铜的金属合金)，其中沉 积在金属化部分之上的附加层(牺牲层)可为铝层，例如包括多于95％ (原子百分比或摩尔百分比)铝的纯铝层(金属的纯度可相对于金属 的混杂物而言)。根据各个实施例，由于铝和AlCu的热膨胀系数处 于相同的量级且铝可能并不是脆性的(换言之，相比于通常的氧化物 或氮化物而言，铝可能相当柔软)，因而可防止由于热负载而导致形 成裂纹。

已发现，比金属化部分贵金属性更低的附加层可在半导体器件暴 露于湿气或湿气加载过程中首先被氧化，其中氧化前锋在附加层与金 属化部分之间的界面处停止，使得氧化仅仅在用作牺牲层的附加层中 进一步进行。只有在附加层(例如铝层)的较大区域完全被氧化的情 况下，金属化部分才可能也被氧化。

作为实例，如果AlCu金属化部分覆盖有铝层，则在高湿高温反 向偏压(H3TRB)测试过程中，仅仅在1500h之后才观察到AlCu金 属化部分的氧化(或劣化)，其中半导体器件仍然起作用；相反，具 有暴露AlCu金属化部分而不具有铝(牺牲)层的半导体器件在H3TRB 测试之后的700h至800h之后电气失效。

根据各个实施例，设置在金属化部分之上的较厚保护层(牺牲层) 可延长金属化部分的寿命时间。根据各个实施例，保护层(例如覆盖 AlCu金属化部分的铝保护层)可具有大约500nm的厚度，以通过1500 h的H3TRB测试。

示意而言，覆盖金属化部分的酰亚胺可用作湿气储存器，并且因 此在潮湿环境中，围绕集成电路的电场可导致(或有助于)水解离成 H+(H3O+)离子和OH-离子，其中OH-离子可首先氧化金属化部分 之上的铝。如果铝被氧化且氧化前锋到达金属化部分(AlCu层或AlCu 引线)，则在该潮湿环境中产生了包括Al和AlCu的原电池，其中铝 比AlCu贵金属性更低，其中OH-离子导致贵金属性更低的铝的氧化， 使得金属化部分的AlCu可能不会被氧化。如果铝的相对较大区域被 消耗(氧化)，则原电池的有效性降低，使得金属化部分的AlCu可 能也被氧化。根据各个实施例，沉积在几个微米后的AlCu金属化部 分之上的500nm铝层可显著改进半导体器件的寿命，例如从大约750 h改进到大约1500h。

可选地，在金属化部分和保护层已图案化之后，布置在金属化部 分之上的保护层可覆盖有另一钝化层。根据各个实施例，该另一钝化 层可包括薄氮化物层或薄氧化物层，其中该另一钝化层可在结合工艺 过程中穿透。根据各个实施例，结合工艺可应用于将接线电连接至附 加层和金属化部分。根据各个实施例，可通过半导体图案化工艺而对 该另一钝化层作为氧化物进行图案化，例如通过抗蚀剂研磨或硬膜或 者通过干法蚀刻工艺(例如反应离子蚀刻)。

根据各个实施例，该另一钝化层进一步延迟腐蚀并且增加酰亚胺 或酰亚胺层的粘附，酰亚胺或酰亚胺层可在进一步加工中形成在该另 一钝化层之上。可替换地，酰亚胺或酰亚胺层可形成在保护层之上(例 如直接形成在保护层上或者与保护层直接物理接触)。根据各个实施 例，形成酰亚胺或酰亚胺层(封装或覆盖集成电路、金属化部分和保 护层)可包括：在保护层之上沉积酰亚胺层(可选地在位于保护层上 的另一钝化层上)、对酰亚胺层进行图案化以及执行酰亚胺环化工艺。 示意而言，图案化的环化酰亚胺层可设置为在模块层级上封装半导体 器件的集成电路结构。

根据各个实施例，可设置功率金属化部分(例如铝基功率金属化 部分)，例如以厚度和金属化部分的侧翼为特定，其中功率金属化部 分包括第一材料(第一金属、第一金属合金或第一类金属)，例如比 第二材料(第二金属、第二金属合金或第二类金属)贵金属性更高的 AlCu，第二材料例如为沉积在功率金属化部分上的保护层的Al。

根据各个实施例，功率金属化部分可覆盖有来自保护层的第二材 料。这可防止功率金属化部分与用于封装集成电路的封装材料(例如 光电酰亚胺)的物理接触。因此，湿气负载不能影响半导体器件(例 如功率金属化部分和集成电路结构)直到保护层被消耗为止，这是因 为氧化前锋在保护层与功率金属化部分之间的界面处停止，并且因此 氧化前锋不能无阻碍进入功率金属化部分。

图1A以示意性截面图示出了根据各个实施例的半导体器件100。 半导体器件100可包括层堆叠，该层堆叠包括金属化层106和覆盖金 属化层的保护层108，其中层堆叠可形成在半导体器件100的表面 100a处，其中金属化层106可包括第一金属或金属合金。保护层可包 括第二金属或金属合金，其中保护层108的第二金属或金属合金可比 金属化层106的第一金属或金属合金贵金属性更低。在一个或多个实 施例中，半导体器件100可包括载体102，例如半导体载体102，例 如半导体基板102、半导体晶片102、半导体工件102、或者包括半导 体材料或由其制成的任何其他载体，例如本文中在下文结合图2A和 图2B描述的半导体载体102。

根据各个实施例，半导体器件100卡壳包括以下半导体器件中的 至少一个或者可配置成以下半导体器件中的至少一个：两端子器件， 例如二极管(PIN二极管或肖特基二极管，例如SiC肖特基二极管)； 和/或三端子器件，例如功率MOSFET(金属氧化物半导体场效应晶 体管)、JFET(面结型栅极场效应晶体管)(例如SiCJEET)、晶 闸管(例如金属氧化物半导体(MOS)技术中的)、IGBT(绝缘栅 双极晶体管)和类似。此外，半导体器件100可包括多于三个端子。 根据各个实施例，半导体器件100可为或者可包括已以任何技术加工 好的集成电路或集成电路结构，例如以MOS技术或CMOS(互补金 属氧化物半导体)技术。示意而言，载体102可包括半导体器件100 的一个或多个部件。

根据各个实施例，半导体器件100可包括至少一个接触焊盘106， 或者换言之，金属化层106可包括至少一个接触焊盘106。接触焊盘 106或金属化层106可电接触半导体器件100，使得半导体器件100 可通过接触焊盘106或通过金属化层106操作。接触焊盘106或金属 化层106可电接触半导体器件100的至少一个端子(参看例如图2A 和图2B)。

根据各个实施例，半导体器件100可包括半导体基板102(换言 之为半导体工件102)，其中集成电路结构可以在半导体基板102之 上或之中的至少一种方式设置(参看例如图2A和图2B)。

此外，金属化层106可为最终金属化层106。示意而言，金属化 层106可包括单金属化层106，例如提供至少一个接触焊盘106的触 头金属化部分，或者金属化层106可为多层级金属化部分中的最后(换 言之顶部或最终)金属化层106。再换言之，金属化层106可设置在 半导体器件100的最终金属化层级中。例如，半导体器件100可包括 n个金属化层级(n为大于或等于1的整数，例如大于或等于2，例如 大于或等于3等等)，例如第一金属化层级“金属化1”、第二金属 化层级“金属化2”等等以及最后(最终)金属化层级“金属化n”， 其中金属化层106可设置在金属化层级“金属化n”中，即最后或最 终金属化层级中。

根据各个实施例，保护层108可为金属化的顶层，或者换言之， 保护层108可为半导体器件100的最顶部导电层。根据各个实施例， 半导体器件100可包括多个导电层，该多个导电层提供例如一个或多 个接触焊盘和/或引线集成电路结构，其中保护层108可为该多个导电 层的最顶部导电层。

根据各个实施例，金属化层106可为功率金属化层，接触焊盘106 可为功率接触焊盘106；换言之，金属化层106或接触焊盘可配置成 对半导体器件提供大于1A的电流和/或大于20V的电压。因此，功 率金属化层或功率接触焊盘106可具有用以承载电功率(电流和电压) 的足够大截面而不会损坏。

根据各个实施例，半导体器件100可为或者可包括以下半导体器 件的组中的至少一种半导体器件，该组由以下组成：二极管；双极晶 体管；场效应晶体管；绝缘栅双极晶体管；晶闸管。此外，半导体器 件100可配置成功率半导体器件100，以同时处理大于1A的电流和 大于400V的电压或者同时处理大于10A的电流和大于20V的电压。 示意而言，可根据待由半导体器件100操作的功率来提供金属化部分。 半导体器件100可配置成在例如大于大约500W或1000W的功率下 操作。

图1B以示意性截面图示出了根据各个实施例的半导体器件100， 其中设置在半导体器件100的载体102(例如半导体基板102)之上 的层堆叠(包括层106和108)至少部分地使用封装材料110封装(例 如使用聚合物或其他合适的封装材料)，封装材料110可设置在保护 层108之上。根据各个实施例，层堆叠可包括设置在保护层108之上 的封装材料层110。

根据各个实施例，形成金属化层106的第一金属或金属合金可包 括第一标准电极电势E01，而形成保护层108的第二金属或金属合金 可包括第二标准电极电势E02，其中第一标准电极电势可大于第二标 准电极电势。此外，第一标准电极电势可大于或等于大约-1.66V(或 大于或等于铝的标准电极电势)。此外，第二标准电极电势可小于或 等于大约-1.66V(或小于或等于铝的标准电极电势)。

根据各个实施例，金属化层106可包括或可由铝合金构成，该铝 合金包括铝以及比铝更贵族的至少一种金属或类金属。因此，根据各 个实施例，第一标准电极电势可大于铝的标准电极电势。根据各个实 施例，金属化层106可包括或可由铝/铜合金、铝/镁合金、铝/锌合金、 铝/硅合金、铝/硅/铜合金、铝/锡合金构成。

此外，保护层108可包括或由铝构成，或者保护层108可包括或 由镁构成。根据各个实施例，金属化层106可由铝/铜合金制成，而保 护层108可由铝制成。

根据各个实施例，包含在封装材料110中的水可首先氧化保护层 108，其中只要保护层108并未实质上被消耗，则金属化层106可以 不被氧化。

根据各个实施例，半导体器件100可包括：金属化层106，形成 于半导体器件100的载体102的表面100a处(例如半导体基板102 的表面100a)，其中金属化层106由金属合金构成(因此具有例如包 括多个晶界的微观结构)；以及保护层108，覆盖金属化层106，其 中该保护层由单一金属构成(因此具有大致无晶界的微观结构)，其 中保护层108的金属比金属化层106的金属合金贵金属性更低。覆盖 金属化层106的金属保护层108可大致无晶界，例如该金属(例如铝) 可在允许形成外延和/或无晶界金属层的温度下通过溅射工艺沉积。示 意而言，消耗保护层108的氧化过程(例如由于从封装材料110提供 的水)可为基于容量的工艺，其中AlCu金属化层106的直接暴露于 水的表面可沿着AlCu合金晶粒的晶界被氧化，并且因此方向性氧化 可快速传播通过金属化层106并且影响半导体器件100。

根据各个实施例，金属化层106(功率金属化部分)可具有大于 或等于大约1μm的厚度，其中保护层可具有比金属化层106厚度小 的厚度。根据各个实施例，金属化层106或至少一个接触焊盘106可 设置在半导体器件100或功率半导体器件100的前侧100a处。根据 各个实施例，在其中半导体器件100包括晶体管的情况下，源极端子 以及可选地栅极端子可设置在半导体器件100的前侧100a处。

图1C以示意性截面图示出了根据各个实施例的半导体器件100， 其中半导体器件100可包括后侧金属化部分116或者另一接触焊盘 116，该另一接触焊盘位于半导体器件100的与第一表面100a(前侧) 相对的第二表面100b(后侧)处。根据各个实施例，在其中半导体器 件100包括晶体管的情况下，漏极端子可设置在半导体器件100的后 侧100b处。示意而言，半导体器件100的后侧100b可由载体102(例 如半导体基板102)的后侧限定。

此外，根据各个实施例，封装材料110可被图案化(例如被部分 地移除)，使得保护层108可部分地暴露。这可允许例如将接线连接 至保护层108并且因此电连接半导体器件100。

在下文中描述半导体器件100的各种修改和/或配置以及参照半 导体100、金属化层106和氧化层108的细节，其中可类似地包括参 照图1A至图1C描述的特征和/或功能。此外，在下文中描述的特征 和/或功能可包括在半导体器件100中，或者可与之前参照图1A至图 1C描述的半导体器件100组合。

图2A以截面图示意性示出了根据各个实施例的半导体器件100。 半导体器件100可包括半导体载体102，例如半导体基板102、半导 体晶片102、半导体工件102、或者包括半导体材料102的任何其他 载体。半导体器件100可包括以在半导体材料102之上或之中的至少 一种方式形成的至少一个集成电路结构104。示意而言，集成电路结 构104的本体区域可通过任何合适载体102提供，该本体区域包括半 导体材料(例如掺杂或非掺杂的)，例如硅、锗、砷化镓或SiC。根 据各个实施例，半导体载体102可包括集成电路结构104或者可为集 成电路结构104的一部分。半导体载体102和/或集成电路结构104 可包括p阱区域或n阱区域(或者p掺杂区域或n掺杂区域)中的至 少一个。此外，半导体材料102可为掺杂的，使得集成电路结构104 可包括掺杂区域，例如n型掺杂或p型掺杂区域。根据各个实施例， 半导体载体102和/或集成电路结构104可包括或可配置成提供晶体 管，例如场效应晶体管或双极晶体管。半导体载体102和/或集成电路 结构104可包括或者可配置成提供高电压器件、高电流器件、功率器 件、传感器、二极管和类似中的至少一部分。

根据各个实施例，半导体载体102和/或集成电路结构104可包括 或可配置成提供以下中的至少一个：加工好的集成电路、CMOS(互 补金属氧化物半导体)集成电路、双极晶体管、IGBT、和/或微型机 电系统(MEMS)或者其他部件或其他结构，例如芯片、储存器芯片、 芯模、微处理器、微控制器、存储器结构、电荷储存存储器、随机存 取存储器、动态随机存取存储器、逻辑电路、传感器、纳米传感器、 集成收发器、微型机械设备、微型电子设备、纳米电子设备、电路、 数字电路、模拟电路以及基于半导体技术的任何其他电子器件。

根据各个实施例，集成电路结构104可包括用于操作集成电路结 构104的至少一个端子104t。集成电路结构104可包括两个端子，例 如在集成电路结构104包括或提供两端子器件(例如二极管)的情况 下；或者集成电路结构104可包括三个端子，例如在集成电路结构104 包括或提供三端子器件(例如晶体管)的情况下；或者集成电路结构 104可包括四个端子，例如在集成电路结构104包括或提供四端子器 件的情况下。如图2A所示，半导体器件100可具有横向延伸101和 与横向延伸101垂直的高度105或厚度105。半导体载体102可限定 半导体器件100的第一侧100a(或第一表面100a)以及半导体器件 100的与第一侧100a相对的第二侧100b(或第二表面100b)。根据 各个实施例，第一表面100a可为半导体载体102的主加工表面(也 称为前侧)。根据各个实施例，半导体载体102可包括覆盖有外延生 长半导体层的半导体晶片。

根据各个实施例，半导体器件100可包括形成在所述至少一个集 成电路结构104之上或形成在半导体载体102第一侧100a之上的金 属化层106(换言之为金属化结构)，以电接触所述至少一个端子104t。 在一个实施例中，金属化层106可与所述至少一个端子104t直接物理 接触，或者换言之，金属化层106可为或者可包括触头金属化部分。

根据各个实施例，半导体器件100或半导体载体102可包括多个 集成电路结构104，其中金属化层106可提供用于电接触所述多个集 成电路结构104和用于将所述多个集成电路结构104中的至少两个集 成电路结构104彼此连接的引线。示意而言，金属化层106可配置成 操作单个集成电路结构104，或者如所期望的操作所述多个集成电路 结构104。

根据各个实施例，金属化层106可包括或可由第一金属构成，或 者金属化层106可包括或可由第一金属合金构成。根据各个实施例， 金属化层106可包括电介质材料和嵌入在电介质材料中的金属线(引 线)。根据各个实施例，金属化层106可通过对第一金属层进行图案 化而形成，第一金属层沉积在集成电路结构104之上、在集成电路结 构104的所述至少端子104t之上和/或在半导体载体102的第一侧 100a之上。

根据各个实施例，半导体器件100可包括覆盖金属化层106的保 护层108。保护层108可与金属化层106直接物理接触。可替换地， 可在保护层108与金属化层106之间和/或金属化层106与集成电路结 构104的至少一个端子104t之间设置附加导电层，例如作为屏障层或 粘附促进层。

根据各个实施例，保护层108可包括或可由第二金属构成，或者 保护层108可包括或可由第二金属合金构成，其中第二金属或第二金 属合金比金属化层106的第一金属或第一金属合金贵金属性更低。根 据各个实施例，保护层108可通过对第二金属层进行图案化而形成， 第二金属层设置在金属化层106之上。根据各个实施例，保护层108 可至少部分地覆盖金属化层106，其中在这种情况下，金属化层106 的暴露侧或表面区域可由另一材料或材料层覆盖。

根据各个实施例，金属化层106和保护层108可通过以下方式形 成：在集成电路结构104之上沉积第一金属层，并且在第一金属层上 沉积第二金属层，并且随后对两个金属层进行图案化。可通过化学气 相沉积(CVD)或物理气相沉积(PVD)(例如使用溅射工艺)来沉 积金属层。

根据各个实施例，金属化层106和保护层108可通过以下方式形 成：在集成电路结构104之上沉积第一金属合金层，并且在第一金属 合金层上沉积第二金属合金层，并且随后对两个金属合金层进行图案 化。可通过化学气相沉积(CVD)或物理气相沉积(PVD)(例如使 用溅射工艺)来沉积金属合金层。

根据各个实施例，金属化层106和保护层108可通过以下方式形 成：在集成电路结构104之上沉积金属合金层，并且在金属合金层上 沉积金属层，并且随后对两个层进行图案化。可通过化学气相沉积 (CVD)或物理气相沉积(PVD)(例如使用溅射工艺)来沉积金属 合金层和金属层。

在下文中描述半导体器件100的各种修改和/或配置以及参照半 导体100、金属化层106和氧化层108的细节，其中可类似地包括参 照图1A至图1C以及图2A描述的特征和/或功能。此外，在下文中 描述的特征和/或功能可包括在半导体器件100中，或者可与之前参照 图1A至图1C以及图2A描述的半导体器件100组合。

图2B以截面图示意性示出了根据各个实施例的半导体器件100， 半导体器件100包括形成在半导体载体102之上和/或之中的至少一个 集成电路结构104。半导体载体102和/或集成电路结构104的第一表 面可部分地覆盖有电介质材料210(例如使用电介质夹层ILD)。保 护层108可部分地围绕金属化层106，使得金属化层106完全被包围。 换言之，在封装材料110设置在半导体载体102的第一表面100a之 前，金属化层106可以不具有暴露的表面。金属化层106可嵌入到保 护层108的材料中，使得金属化层106的背离半导体载体102的侧部 或表面覆盖有保护层108或者保护层108和电介质材料210。

图3A以截面图示意性示出了根据各个实施例的半导体器件100， 半导体器件100包括形成在半导体载体102之上和/或之中的至少一个 集成电路结构104。示意而言，金属化层106可提供位于集成电路结 构104的至少一个端子104t之上(例如直接位于其上)的接触焊盘 106。接触焊盘106可具有沿着方向101的横向延伸，该横向延伸大 于所述至少一个端子104t的横向延伸。可替换地，接触焊盘106可具 有沿着方向101的横向延伸，该横向延伸与所述至少一个端子104t 的横向延伸大致相同(参看图1A至图1C以及图2A和图2B)。可 替换地，接触焊盘106可具有沿着方向101的横向延伸，该横向延伸 小于所述至少一个端子104t的横向延伸(图中未示出)。

根据各个实施例，半导体载体102可部分地覆盖有电介质材料 210，其中电介质材料210可包括开口，用于电接触形成在半导体载 体102之中和/或之上的集成电路结构104的至少一个端子104t。如 图3A所示，保护层108可覆盖接触焊盘106的背离半导体器件100 的表面106a以及接触焊盘106的面向横向方向的侧壁106。

图3B以截面图或侧视图示出了根据各个实施例的半导体器件 100，半导体器件100包括形成在半导体载体102之上和/或之中的至 少一个集成电路结构104。半导体器件100可包括位于半导体载体102 的第一表面100a处的前侧金属化层106，以及位于半导体载体102 的第二表面100b处的后侧触头116。半导体器件100(以及因此相应 地集成电路结构104)可配置成电竖直器件(其中电流从半导体器件 100的前侧100a流动至半导体器件100的后侧100b)。半导体载体 102可具有处于大约25μm至大约400μm范围内(例如处于大约30 μm至大约300μm范围内)的厚度(例如垂直于第一侧100a和/或第 二侧100b)，或者半导体载体102的厚度可小于大约100μm。

如本文所示，例如在图2A、图2B、图3A和图3B中所示，金属 化层106(或接触焊盘106)可远离半导体载体102的第一表面100a 延伸。根据各个实施例，金属化层106(或接触焊盘106)具有的高 度(沿着方向105)可处于大约1μm至大约20μm范围内，例如处 于大约2μm至大约15μm范围内，例如处于大约3μm至大约10μm 范围内，例如处于大约4μm至大约6μm范围内。根据各个实施例， 集成电路结构104的至少一个端子104t可具有处于大约1μm至大约 100μm范围内的宽度(沿着方向101)，其中金属化层106的宽度或 接触焊盘106的宽度可大于所述至少一个端子104t的宽度。根据各个 实施例，金属化层106或接触焊盘106可在多个端子或者包括多个端 子的端子结构之上延伸(并且因此与其电接触)。根据各个实施例， 包括胡扯08具有的高度(沿着方向105)或厚度可处于大约0.1μm 至大约5μm范围内，例如处于大约0.1μm至大约2μm范围内，例 如处于大约0.1μm至大约1μm范围内，例如处于大约0.4μm至大约 0.6μm范围内。根据各个实施例，保护层108的高度或厚度可小于金 属化层106的高度或厚度。示意而言，金属化层106可配置成允许电 流和提供期望的电压以用于操作集成电路结构104，例如金属化层106 可为功率金属化部分，以向集成电路结构104提供大于1A的电流和 /或大于20V的电压。

图4以截面图示意性示出了根据各个实施例的半导体器件100。 半导体器件100可包括多个集成电路结构104，集成电路结构104可 彼此邻近地横向布置在半导体载体102之上和/或之中。

根据各个实施例，集成电路结构104可由金属化层106电接触， 其中金属化层106可单独电接触集成电路结构104，或者其中金属化 层106可与集成电路结构104彼此电连接。根据各个实施例，保护层 108为导电的(可包括导电材料，例如铝)。

根据各个实施例，例如包括半导体载体102、带有至少一个端子 104t的集成电路结构104、金属化层106以及保护层108的半导体器 件100可在封装工艺中至少部分地被封装(包模)。

图5以截面图或侧视图示出了根据各个实施例的半导体器件100， 半导体器件100部分地被封装(换言之被包模或嵌入)在封装材料110 (也称为包模材料110或包模110)中。根据各个实施例，半导体器 件100的前侧100a可覆盖有封装(包模)材料110。封装材料110 可包括聚合物，例如酰亚胺或BCB，如已经描述的。封装材料110 可进一步包括水，例如由聚合物吸收的。根据各个实施例，半导体器 件100可为芯模或芯片(例如从晶片中单一化出来)，其中半导体器 件100可以封装材料110完全封装。此外，半导体器件100可在模块 层级上封装，其中半导体器件100的至少前侧100a可以封装材料110 封装(覆盖或部分地覆盖)。根据各个实施例，封装材料110可与保 护层108直接物理接触，或者可替换地，可在封装材料110与保护层 108之间设置另一钝化层(例如氧化物或氮化物层)，其中该另一钝 化物层可配置成(图案化或部分地切开)以允许流入保护层108中。

根据各个实施例，保护层108可在空间上将金属化层106与封装 材料110完全分离。示意而言，来自封装材料110的水不会直接接触 金属化层106，使得保护层108可用作牺牲电极，如已经描述的。保 护层108可横向围绕金属化层106(接触焊盘106)并且可完全覆盖 金属化层106(接触焊盘106)。

图6A示出了根据各个实施例用于加工半导体器件100的方法 600a的示意性流程图。方法600a可包括：在610a中，在半导体器件 100的表面100a处形成金属化层106，金属化层106包括第一金属或 金属合金；在620a中，使用保护层108覆盖金属化层106，保护层 108包括第二金属或金属合金，其中第二金属或金属合金比第一金属 或金属合金的贵金属性更低。

图6B示出了用于加工半导体器件100的方法600b、用于制造半 导体器件100的方法600b、用于加工半导体工件102的方法600b的 示意性流程图。根据各个实施例，方法600b可包括：在610b中，以 在半导体载体102之上或之中的至少一种方式形成至少一个集成电路 结构104(集成电路结构104可以在半导体载体102之上或之中的至 少一种方式形成)，集成电路结构104可包括用于操作集成电路结构 104的至少一个端子104t；在620b中，在所述至少一个集成电路结构 104之上形成金属化层106，从而电接触所述至少一个端子104t，金 属化层106可包括第一金属或金属合金；以及在630b中，使用第二 金属或金属合金覆盖金属化层106，其中第二金属或金属合金比第一 金属或金属合金的贵金属性更低。

在下文中，图7A至图7E以示意性截面图示出了根据各个实施例 处于制造过程中各个阶段中的半导体器件100或半导体工件102(例 如JFET)。示意而言，图7A至图7E示出了分别处于加工过程中各 个阶段(例如在方法600a或方法600b进行的过程中)中的半导体器 件100或半导体工件102。

如图7A所示，半导体器件100可包括第一本体区域700和第二 本体区域702，第一本体区域700可包括例如n++掺杂SiC(例如由 n++掺杂SiC晶片700提供)，并且第二本体区域702可包括例如n 掺杂SiC。第二本体区域702可为沉积在第一本体区域700之上(SiC 晶片700之上)的外延SiC层。半导体器件100可进一步包括面结延 伸终端714，例如位于集成电路结构104的边界区域730中或者半导 体器件100的边界区域730中。根据各个实施例，半导体器件100可 包括至少一个晶体管结构104，该晶体管结构在第二本体区域702中 提供一个或多个信道区域702c，该一个或多个信道区域702c可由位 于信道区域702c之上的一个或多个栅极区域702g控制。

根据各个实施例，半导体器件100(例如第二本体区域702)可 覆盖有衬层结构712(例如覆盖有钛衬里，其厚度处于大约100nm至 大约200nm范围内)。所述一个或多个栅极区域702g可通过至少一 个电介质层718而与衬层结构712分离并且因此与金属化层106分离 (电绝缘)。所述一个或多个栅极区域702g可通过金属层720(例如 钼层)和第二本体区域702中的导电区域(例如p+掺杂SiC)而与栅 极垫706电接触和电连接。根据各个实施例，晶体管结构104可包括 端子(例如一个或多个端子区域)104t，端子104t由衬层结构712和 衬层结构712上的金属化层106(或接触焊盘106)电接触。形成衬 层结构712和金属化层106可包括在晶体管结构104之上(在半导体 器件100之上)沉积钛层712，钛层712具有例如大约150nm的厚度， 并且随后在钛层712之上沉积AlCu层106，AlCu层具有大约5μm 的厚度。AlCu层可包括铝和铜。根据各个实施例，具有更高铜含量 (更大百分比)的AlCu层可比具有更低铜含量的AlCu层的贵金属 性更高(更贵族)，例如铜含量可相对于物质的量而言。

根据各个实施例，金属化层106(AlCu功率金属化层106)可图 案化：以提供电接触端子104t的源极垫106，其中端子104t可为晶 体管结构104的源极端子结构104t；并且以体统电接触一个或多个栅 极区域702g的栅极垫706。对金属化层106进行图案化可包括光刻工 艺(例如施加光刻胶并且图案化光刻胶以提供软性掩模)以及随后执 行的湿刻工艺(AlCu湿刻)。此外，面结终端延伸714可由钛衬层 712覆盖(和保护)。面结终端延伸714可为第二本体区域702中的 p掺杂区域。

如图7B所示，保护层108(例如铝层108)可沉积在图案化金属 化层106之上，例如在图案化AlCu功率金属化部分之上。根据各个 实施例，保护层108可沉积在覆盖源极垫106的半导体器件100之上， 其中源极垫106可通过图案化的AlCu功率金属化层106以及栅极垫 706提供，其中栅极垫706可通过图案化的AlCu功率金属化层106 提供。作为实例，保护层108的铝和金属化层106的AlCu可一起提 供金属化结构，其中铝可由于相比于Al/Cu合金而言贵金属性更低而 提供牺牲阳极层。根据各个实施例，提供源极垫106的Al/Cu合金可 由保护层108的铝完全覆盖。

如图7C所示，铝层108和钛衬层712可图案化以将源极垫106 与栅极垫706电分离。对铝层108进行图案化可包括光刻工艺(例如 施加光刻胶并且图案化光刻胶以提供软性掩模)以及随后执行的湿刻 工艺，例如铝湿刻。铝层108可在金属化层106已图案化之后进行图 案化，这可允许使用湿刻工艺来对铝层108进行图案化。在铝层108 已图案化之后，钛衬层712可通过干刻(例如通过反应离子蚀刻)来 图案化。

根据各个实施例，AlCu层106可图案化为使得侧翼716不超过 临界角度；因此，图案化的AlCu层的封闭覆盖范围可通过随后沉积 的铝层108来实现。此外，铝层108可足够厚以获得足够的牺牲氧化； 铝层108具有的厚度可例如大于300nm、大于400nm、大于500nm 或者甚至大于1μm。

根据各个实施例，设置在半导体器件100之上的保护层108可部 分地被移除，以使用第二金属或金属合金覆盖包括第一金属或金属合 金的所述至少一个源极垫106。此外，沉积在半导体器件100之上的 保护层108可部分地移除，以使用第二金属或金属合金覆盖包括第一 金属或金属合金的栅极垫706。源极垫106和/或栅极垫706可电接触 晶体管结构104的源极端子104t和栅极端子702g。类似的，漏极垫 106可电接触晶体结构104的漏极端子(在图7C中未示出)。

如图7D所示，例如光电酰亚胺的封装材料110可沉积在半导体 器件100之上，所沉积的封装材料110覆盖晶体管结构104。随后， 封装材料110可图案化(部分移除)，以至少部分地暴露覆盖有铝层 108的源极垫106和栅极垫706，用于电接触。封装材料110可通过 应用光刻图案化工艺来进行图案化。

由于钛衬层712可通过干刻工艺图案化，因而根据各个实施例， 可防止铝层108的下方蚀刻。因此，可防止形成其中湿气可能聚集的 间隙(例如在铝层108之下或钛衬层712之下)。

根据各个实施例，图7D示出了已完成前侧加工之后的半导体器 件100，例如SiCJFET。前侧100a可通过图案化的聚合物层110而 钝化。

如图7E所示，可执行后侧加工，以提供加工好的电子器件100， 例如加工好的SiCJFET。因此，可将第一本体区域(例如晶片700) 减薄至期望厚度(如果需要的话)，例如晶片700在减薄之后可具有 小于100μm或小于50μm的厚度。随后，可在SiC晶片700的后侧 700b之上(例如在减薄的晶片700的后侧700b之上)沉积后侧金属 化部分116。随后，可通过快速热加工(RTP)而使后侧金属化部分 116活化。

在修改中，一个或多个附加层(例如附加金属层或金属氮化物层、 图案化氧化物层、或图案化氮化物层)可用作缓冲层、屏障层或类似， 这并不影响半导体器件100的功能性。

根据各个实施例，载体102(例如半导体基板102或半导体工件 102)可包括：至少一个集成电路结构104，以在载体102之上或之中 的至少一个方式形成，集成电路结构104可包括用于操作集成电路结 构104的至少一个端子104t；金属化层106，形成在所述至少一个集 成电路结构104之上，以电接触所述至少一个端子104t，金属化层106 可包括第一金属或第一金属合金；以及保护层108，覆盖金属化层106， 保护层108可包括第二金属或第二金属合金，其中第二金属或第二金 属合金比第一金属或第一金属合金的贵金属性更低。

此外，集成电路结构104可包括以下中的至少一个：二极管、双 极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管。此外，集成 电路结构104可配置成功率集成电路结构，以操作例如大于大约1A 的电流和/或大于大约20V的电压。此外，集成电路结构104可配置 成功率集成电路结构，以操作例如大于大约2A的电流和/或大于大约 30V的电压。

根据各个实施例，载体102可进一步包括设置在金属化层106与 所述至少一个端子104t之间的至少一个导电衬层结构(例如钛衬层) 或屏障层。

此外，集成电路结构104可包括晶体管结构，而所述至少一个端 子104t可为晶体管结构的源极/漏极端子。

根据各个实施例，电子器件100可包括：至少一个集成晶体管结 构104，包括用于操作集成晶体管结构104的两个源极/漏极端子104t； 触头金属化层106或接触焊盘106，包括第一金属或金属合金，金属 化层106或接触焊盘106电接触所述两个源极/漏极端子104t的至少 一个源极/漏极端子104t；保护层108，覆盖金属化层106或接触焊盘 106，保护层108包括第二金属或金属合金，其中第二金属或金属合 金比第一金属或金属合金的贵金属性更低。

根据各个实施例，用于加工载体102(或用于加工半导体工件) 的方法可包括：以在载体102之上或之中的至少一种方式形成至少一 个集成电路结构104，集成电路结构104可包括用于操作集成电路结 构104的至少一个端子104t；在所述至少一个集成电路结构104之上 形成金属化层106，从而电接触所述至少一个端子104t，金属化层106 可包括第一金属或金属合金；使用第二金属或金属合金覆盖金属化层 106，其中第二金属或金属合金比第一金属或金属合金的贵金属性更 低。

根据各个实施例，金属化层106可配置成功率金属化部分106， 以向集成电路结构104提供大于大约1A的电流和/或大于大约20V 的电压。

根据各个实施例，载体102或半导体器件100可进一步包括形成 在保护层108之上或覆盖保护层108的封装层110，封装层包括封装 材料。此外，保护层108可将封装层110的封装材料与金属化层106 的第一金属或金属合金在空间上分离。

根据各个实施例，半导体器件100可包括：金属化层106，在半 导体器件100的表面100a处形成，金属化层106可包括第一金属或 金属合金；保护层108，覆盖金属化层106，保护层108可包括第二 金属或金属合金，其中第二金属或金属合金比第一金属或金属合金的 贵金属性更低。

此外，金属化层106可为最终金属化层106。金属化层106可为 单层金属化部分106或多层级金属化部分的顶部(换言之，最后或最 终)金属化层106。换言之，金属化层106可沉积在半导体器件100 的最终金属化层级中。例如，半导体器件可包括n个金属化层级(n 为大于或等于1的整数，例如大于或等于2)，例如第一金属化层级 “金属化1”、第二金属化层级“金属化2”等等以及最后(最终) 金属化层级“金属化n”，其中金属化层106可设置在金属化层级“金 属化n”中，即最后或最终金属化层级中。根据各个实施例，保护层 108可为半导体器件100的最顶部导电层。

此外，金属化层106可配置成功率金属化层106，以向半导体 器件100提供(换言之供应)大于大约1A的电流。此外，金属化层 106可配置成功率金属化层106，以向半导体器件100提供(换言之 供应)大于大约1A的电流和/或大于大约20V的电压。

此外，半导体器件100可包括以下中的至少一个：二极管、双 极晶体管、场效应晶体管、绝缘栅双极晶体管、晶闸管。此外，半导 体器件100可包括以下中的至少一个：二极管、双极晶体管、场效应 晶体管、晶闸管。

此外，半导体器件100可配置成功率半导体器件100，以操作 大于大约1A的电流和大于大约20V的电压。

根据各个实施例，半导体器件100可进一步包括设置在金属化 层106与半导体器件100表面100a之间的导电衬层712或导电扩散 阻挡层712中的至少一个。根据各个实施例，半导体器件100可进一 步包括导电衬层或导电扩散阻挡层中的至少一个，其中金属化层106 可设置在导电衬层或导电扩散阻挡层中的至少一个上。此外，导电衬 层可为钛衬层。

根据各个实施例，半导体器件100可进一步包括形成在保护层 108之上的封装材料110。封装材料110可部分地覆盖保护层108。封 装材料110可图案化，使得保护层108的一部分可暴露，以将接线(例 如铝接线)连接至保护层108。换言之，半导体器件100可进一步包 括至少部分地覆盖保护层108的封装材料110。

此外，封装材料110可包括或可由例如酰亚胺的聚合物构成。 换言之，封装层110可包括或可由例如酰亚胺的聚合物构成。

根据各个实施例，第一金属或金属合金可具有第一标准电极电 势，而第二金属或金属合金可具有第二标准电极电势，其中第一标准 电极电势可大于第二标准电极电势。此外，第一标准电极电势可大于 或等于大约-1.66V，换言之，大于或等于大约铝的标准电极电势。

此外，第二标准电极电势可小于或等于大约-1.66V，换言之， 小于或等于大约铝的标准电极电势。

根据各个实施例，金属化层106可包括或可由铝合金构成，铝 合金包括铝以及比铝的贵金属性更高(更贵金属)的至少一种金属或 类金属。

此外，铝合金可包括铝合金的以下组中的至少一种铝合金，该 组由以下组成：铝/铜合金、铝/镁合金、铝/锌合金、铝/硅合金、铝/ 硅/铜合金、铝/锡合金。

根据各个实施例，保护层108可包括铝或镁中的至少一个。保 护层108可由铝制成或者可由镁制成(例如保护层108可由单一金属 或者由大致纯金属构成)。

根据各个实施例，金属化层106可由铝/铜合金(AlCu)制成， 并且保护层108可由铝制成。

根据各个实施例，金属化层106可具有大于或等于1μm的厚度。 此外，金保护层108可具有比金属化层106的厚度更小的厚度。

根据各个实施例，金属化层106可包括接触焊盘。

根据各个实施例，半导体器件100(例如功率半导体器件100) 可包括：至少一个接触焊盘106，包括第一金属或金属合金(例如设 置在功率半导体器件的前侧)；以及保护层108，覆盖接触焊盘106， 保护层108包括第二金属或金属合金，其中第二金属或金属合金比第 一金属或金属合金的贵金属性更低。

此外，(例如功率)半导体器件100的所述至少一个接触焊盘 106可包括铝或铝合金。此外，(例如功率)半导体器件100的所述 至少一个接触焊盘106可由铝构成或者可由铝合金构成。

根据各个实施例，功率半导体器件可包括具有铝合金的功率金 属化层、以及覆盖功率金属化层的铝层。铝层可与功率金属化层直接 物理接触。功率半导体器件可进一步包括至少部分地覆盖铝层的光电 酰亚胺层。根据各个实施例，功率金属化层可包括至少一个引线或接 线。

根据各个实施例，加工半导体器件的方法600a或加工功率半导 体器件的方法可包括：在半导体器件100的表面100a处形成金属化 层106，金属化层106包括第一金属或金属合金；使用保护层108覆 盖金属化层106，保护层包括第二金属或金属合金，其中第二金属或 金属合金可比第一金属或金属合金的贵金属性更低。

根据各个实施例，保护层也可称为牺牲层或牺牲氧化层。

根据各个实施例，半导体器件(例如功率半导体器件)可包括： 包括第一金属或金属合金的最终金属化层、以及覆盖最终金属化层的 保护层，保护层包括第二金属或金属合金，其中第二金属或金属合金 可比第一金属或金属合金的贵金属性更低。

根据各个实施例，半导体器件(例如功率半导体器件)可包括： 金属化层，金属化层包括第一金属或金属合金；以及设置在金属化层 上的保护层，保护层包括第二金属或金属合金，其中第二金属或金属 合金可比第一金属或金属合金的贵金属性更低。保护层可包括半导体 器件的表面的至少一部分。在一个或多个实施例中，保护层的至少一 部分可为暴露的。

根据各个实施例，半导体器件的层堆叠可包括：金属化层和覆 盖金属化层的保护层，其中金属化层可包括第一金属或金属合金，且 其中保护层可包括第二金属或金属合金，其中第二金属或金属合金可 比第一金属或金属合金的贵金属性更低。半导体器件的层堆叠可进一 步包括设置在保护层之上(直接位于其上)的封装材料层。

尽管已参照特定实施例具体示出和描述了本发明，然而本领域 技术人员应当理解，在不背离由所附权利要求限定的本发明精神和范 围的情况下，可对形式和细节做出各种改变。本发明的范围因此由所 附权利要求表明，并且因此旨在涵盖落在权利要求等同物的含义和范 围内的所有变化。