一种沟道孔中沟道层的形成方法

技术领域

本发明涉及3D NAND器件及其制造领域，特别涉及一种沟道孔中沟道层的形成方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。

在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。在形成3D NAND存储器时，首先，在衬底上形成氮化硅(SiN)层和氧化硅(SiO₂)层的堆叠层；而后，在堆叠层中形成沟道孔(Channel>

在刻蚀形成沟道孔时，希望能够形成上部和下部一致的同心圆，而在实际工艺中，由于孔深较深以及工艺的限制，无法做到上下都是同心圆，上部基本能保证同心圆，而下部基本为椭圆形状，而这会导致多晶硅的沟道层形成时厚度的不均匀性。参考图1所示，为沟道孔下部的横截面的SEM(扫描电子显微镜)照片，可以看到，沟道孔的下部为椭圆的形状，多晶硅的厚度分布不均匀，在椭圆长轴的部分多晶硅的厚度A较短轴部分的厚度B大很多，这会影响沟道电流、亚阈值斜率、电场强度分布等电学性能，影响器件的整体性能。

发明内容

有鉴于此，本发明的目的在于提供一种沟道孔中沟道层的形成方法，改善沟道层的均匀性，提高器件性能。

为实现上述目的，本发明有如下技术方案：

一种沟道孔中沟道层的形成方法，包括：

提供衬底，所述衬底上形成有氮化硅层和氧化硅层交替层叠的堆叠层、所述堆叠层中的沟道孔以及所述沟道孔内壁上的电荷捕获层；

在沟道孔中形成多晶硅的沟道层，多晶硅的沉积包括依次进行的第一沉积和第二沉积，第一沉积的反应气体为乙硅烷，第二沉积的反应气体为硅烷，其中，第二沉积的工艺包括：反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T。

可选地，所述电荷捕获层为氧化物、氮化物和氧化物的叠层，沉积多晶硅的步骤还包括第一沉积之前的硅种子层沉积。

可选地，硅种子层沉积的工艺包括：反应气体为硅气体，反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。

可选地，第一沉积的工艺包括：反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。

可选地，形成多晶硅的沟道层包括：

进行第一次多晶硅的沉积并进行回刻，以形成第一多晶硅层；

刻蚀去除沟道孔底面上的第一多晶硅层以及电荷捕获层；

进行第二次多晶硅的沉积并进行热退火和回刻，以形成多晶硅的沟道层。

可选地，第二沉积的工艺包括：反应炉内的温度范围为490℃-520℃，压力范围为0.6T-0.8T。

可选地，第二沉积的工艺包括：反应炉内的温度范围为500℃，压力范围为0.7T。

本发明实施例提供的沟道孔中沟道层的形成方法，形成多晶硅的沟道层时，多晶硅的沉积工艺中，反应气体为硅烷时，反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T，在该工艺下，采用的温度较低，压力较大，使得反应炉内的气体量增加，进而使得在同一表面上气体密度均匀接近，从而，使得生长厚度均匀，改善器件的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了现有技术中3D NAND器件制造中沟道孔底部横截面的SEM图片；

图2示出了根据本发明实施例的沟道孔中沟道层的形成方法的流程示意图；

图3-7示出了根据本发明实施例的形成方法形成3D NAND存储器的过程中的剖面结构示意图；

图8示出了采用本发明实施例方法形成的沟道孔底部横截面的SEM图片。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在形成3D NAND存储器的制造工艺中，在刻蚀形成沟道孔时，希望能够形成上部和下部一致的同心圆，而在实际工艺中，由于孔深较深以及工艺的限制，无法做到上下都是同心圆，上部基本能保证同心圆，而下部基本为椭圆形状，而这会导致多晶硅的沟道层形成时厚度的不均匀性。这种不均匀性会影响沟道电流、亚阈值斜率、电场强度分布等电学性能，进而，影响器件的整体性能。

为此，本发明提出了一种沟道孔中沟道层的形成方法，参考2所示，所述方法包括：提供衬底，所述衬底上形成有氮化硅层和氧化硅层交替层叠的堆叠层、所述堆叠层中的沟道孔以及所述沟道孔内壁上的电荷捕获层；在所述电荷捕获层上形成多晶硅的沟道层，多晶硅的沉积包括第一沉积和第二沉积，第一沉积的反应气体为乙硅烷，第二沉积的反应气体为硅烷，其中，第二沉积的工艺包括：反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T。

在该方法中，形成多晶硅的沟道层时，多晶硅的沉积工艺中，反应气体为硅烷时，反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T，在该工艺下，采用的温度较低，压力较大，使得反应炉内的气体量增加，进而使得在同一表面上气体密度均匀接近，从而，使得生长厚度均匀，改善器件的性能。

为了更好地理解本发明的技术方案和技术效果，以下将结合具体的实施例进行详细的描述。

在步骤S01，提供衬底100，所述衬底100上形成有氮化硅层1101和氧化硅层1102交替层叠的堆叠层110、所述堆叠层110中的沟道孔120以及所述沟道孔120内壁上的电荷捕获层124，参考图3所示。

本发明的沟道层是在3D NAND制造工艺中的多晶硅沟道层，在该工艺进行之前，已经完成了堆叠层的形成、沟道孔的刻蚀、沟道孔底部的外延硅生长以及电荷捕获层的沉积这些工艺。

具体的，可以通过以下步骤来实现。

在步骤S101，提供衬底100。

在本发明实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底100为体硅衬底。

在步骤S102，在衬底100上形成氮化硅层1101和氧化硅层1102交替层叠的堆叠层110。

该步骤中，由氮化硅层和氧化硅层交替层叠来形成堆叠层110，根据垂直方向所需形成的存储单元的个数来确定堆叠层110的层数，堆叠层110的层数例如可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层110；而后，通过刻蚀工艺，使得堆叠层110的边缘为阶梯结构，阶梯结构用于后续形成接触。

在步骤S103，在堆叠层110中形成沟道孔120。

该沟道孔为堆叠层110中的通孔，可以采用刻蚀技术，例如RIE(反应离子刻蚀)的方法，刻蚀堆叠层，直到暴露出衬底表面，或过刻蚀部分衬底，从而，来形成该沟道孔120。

形成沟道孔120之后，通常，通过选择性外延生长(Selective Epitaxial Growth)，先在沟道孔110底部原位生长出外延结构122，该外延结构122起到连接沟道孔中的存储区的作用。

在步骤S104，在所述沟道孔120内壁上形成电荷捕获层124。

NAND存储器件的存储区包括电荷捕获层和沟道层，该步骤中，先在沟道孔中形成电荷捕获层，该实施例中电荷捕获层124为ONO的叠层，ONO(Oxide-Ntride-Oxide)即氧化物、氮化物和氧化物。可以通过原子层沉积(ALD)的方法来形成该ONO的电荷捕获层124。在沉积之后，沟道孔的侧壁以及底部都覆盖了电荷捕获层。而后，进行沟道层的形成，本发明实施例中，采用多晶硅来形成沟道层。

在步骤S02，参考图7所示，在沟道孔中形成多晶硅的沟道层130，多晶硅的沉积包括依次进行的第一沉积和第二沉积，第一沉积的反应气体为乙硅烷，第二沉积的反应气体为硅烷，其中，第二沉积的工艺包括：反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T。

在沟道孔中形成多晶硅的沟道，需要多晶硅的谷粒较大且厚度均匀，以增强沟道的电学性能。因此，在多晶硅沉积时，通常都采用两次沉积，第一次沉积的反应气体为乙硅烷(Si₂H₆)，在该反应气体下，通过热分解反应可以生成含氢量较高的多晶硅，氢有助于在后续热退火中使多晶硅在结晶时具有较大的晶粒，但不易形成较厚的层，通过第二次沉积，沉积时反应气体为硅烷(SiH₄)，通过热分解反应可以生成含氢量较低的多晶硅，其易于生成较厚且均匀的多晶硅，而后，通过回刻一部分厚度的多晶硅，来形成所需厚度的多晶硅层，以满足电学性能和均匀性的需要。

在本发明实施例中，电荷捕获层为ONO叠层，需要在氧化硅上沉积多晶硅，直接在氧化硅上沉积多晶硅，会形成多晶硅团簇，使得生长不均匀，因此，在进行第一次沉积之前，先进行硅种子层的沉积，在该沉积中，以Si气体作为气体源，通过氧化硅的吸附作用，形成一层硅原子层，作为硅种子层，在硅种子层上继续沉积多晶硅。

在本发明实施例中，需要通过两次沉积来形成沟道层，具体的，包括：

S201，进行第一次多晶硅的沉积并进行回刻，以形成第一多晶硅层1301，参考图3所示。

在第一次多晶硅的沉积中，依次通过以下工艺完成：硅种子层沉积；反应气体为乙硅烷的第一沉积；反应气体为硅烷的第二沉积。

硅种子层沉积的工艺中，反应气体为硅气体，反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。更优地，反应炉内的温度范围为360℃-400℃，压力范围为0.8T-1.2T。

在第一沉积的工艺中，反应气体为乙硅烷，反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。更优地，反应炉内的温度范围为360℃-400℃，压力范围为0.8T-1.2T。

在第二沉积的工艺中，反应气体为硅烷，反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T。更优地，反应炉内的温度范围为490℃-520℃，压力范围为0.6T-0.8T。

在一个具体的示例中，硅种子层沉积的工艺中，反应炉内的温度为380℃，压力为1T；第一沉积的工艺中，反应炉内的温度为380℃，压力为1T；第二沉积的工艺中，反应炉内的温度为500℃，压力为0.7T。

在沉积之后，进行回刻，也就是刻蚀去除掉一部分厚度的多晶硅，保留大部分的第一沉积中生长的多晶硅，记做第一多晶硅层1301，如图4所示。。

在3D NAND存储器中，沟道层需要同沟道孔底部的外延结构122接触，需要在沟道底部开孔去除沉积的电荷捕获层124，在刻蚀开孔过程中，该第一多晶硅层1301起到保护电荷捕获层124的作用。

S202，刻蚀去除沟道孔120底面上的第一多晶硅层1301以及电荷捕获层124，参考图5所示。

可以先沉积一层氧化硅保护层(图未示出)，该保护层起到保护第一多晶硅层的作用，而后，采用干法刻蚀，例如RIE的刻蚀方法，去除沟道孔120底面上的第一多晶硅层1301以及电荷捕获层124，之后，去除该氧化硅保护层，这样，在沟道孔底部开孔，暴露出下面的外延结构122，以便于后续再次沉积多晶硅层，形成与外延结构122接触的沟道层。

S203，进行第二次多晶硅的沉积并进行回刻，以及进行热退火，以形成多晶硅的沟道层130，参考图7所示。

在第二次多晶硅的沉积中，依次通过以下工艺完成：硅种子层沉积；反应气体为乙硅烷的第一沉积；反应气体为硅烷的第二沉积。

硅种子层沉积的工艺中，反应气体为硅气体，反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。更优地，反应炉内的温度范围为360℃-400℃，压力范围为0.8T-1.2T。

在第一沉积的工艺中，反应气体为乙硅烷，反应炉内的温度范围为350℃-420℃，压力范围为0.45T-1.5T。更优地，反应炉内的温度范围为360℃-400℃，压力范围为0.8T-1.2T。

在第二沉积的工艺中，反应气体为硅烷，反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T。更优地，反应炉内的温度范围为490℃-520℃，压力范围为0.6T-0.8T。

在一个具体的示例中，硅种子层沉积的工艺中，反应炉内的温度为380℃，压力为1T；第一沉积的工艺中，反应炉内的温度为380℃，压力为1T；第二沉积的工艺中，反应炉内的温度为500℃，压力为0.7T，第二次多晶硅的沉积，参考图6所示。而后，进行热退火工艺，以使得多晶硅结晶。在一个具体的示例中，热退火工艺为：退火温度可以为650℃，保护气体为H₂.在沉积和热退火之后，进行回刻，也就是刻蚀去除掉一部分厚度的多晶硅，保留大部分的含氢较高的多晶硅，从而形成多晶硅的沟道层310，如图7所示

这样就形成了本发明实施例的高质量和高均匀度的沟道层。如图8所示，为采用本发明实施例方法形成的沟道孔底部横截面的SEM图片，可以看到，在椭圆长轴的部分多晶硅的厚度A与短轴部分的厚度B差不多厚，多晶硅厚度的均匀性得到了很大的改善。

由于在多晶硅的沉积工艺中，反应气体为硅烷时，反应炉内的温度范围为480℃-550℃，压力范围为0.45T-1T，在该工艺下，采用的温度较低，压力较大，使得反应炉内的气体量增加，进而使得在同一表面上气体密度均匀接近，从而，使得生长厚度均匀，改善器件的性能。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。