具有低导通电阻的超结MOSFET及制造方法

技术领域

本发明属于微电子技术领域，具体地说是一种具有低导通电阻的超结MOSFET及制造方法。

背景技术

目前，常规的超结MOSFET，如图1所示，它包括N型衬底1、N型外延层2、P型柱3、P型体区4、N型源区5、屏蔽栅氧化层6、屏蔽栅多晶硅7、绝缘介质层8与发射极金属9；

在N型衬底1的正面设置N型外延层2，在N型外延层2的正面向下开设有沟槽，在沟槽内填充P型柱3，在P型柱3的上端设置P型体区4，在P型体区4内设置N型源区5，在N型外延层2的正面设置屏蔽栅氧化层6，在屏蔽栅氧化层6的正面设置屏蔽栅多晶硅7，在屏蔽栅多晶硅7的正面设置绝缘介质层8，在绝缘介质层8的正面设置发射极金属9，发射极金属9通过接触柱与P型体区4以及N型源区5欧姆接触。

在P型体区4光刻、注入与推进步骤中，推进温度控制在1100℃、推进时间控制在60min，使得该超结MOSFET中的P型体区4的宽度较大，导致其沟道电阻变大，最终使得该超结MOSFET具有较高的导通电阻。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有更低的导通电阻且性能更优的超结MOSFET及制造方法。

按照本发明提供的技术方案，所述具有低导通电阻的超结MOSFET，包括N型衬底、N型外延层、P型柱、P型体区、N型源区、屏蔽栅氧化层、屏蔽栅多晶硅、绝缘介质层与发射极金属；

在N型衬底的正面设置N型外延层，在N型外延层的正面向下开设有沟槽，在沟槽内填充P型柱，在P型柱的上端设置P型体区，在P型体区内设置N型源区，在N型外延层的正面设置屏蔽栅氧化层，在屏蔽栅氧化层的正面设置屏蔽栅多晶硅，在屏蔽栅多晶硅的正面设置绝缘介质层，在绝缘介质层的正面设置发射极金属，发射极金属通过接触柱与P型体区以及N型源区欧姆接触。

作为优选，所述P型体区的宽度为2~5μm。

作为优选，所述P型体区的宽度大于P型柱的宽度。

上述具有低导通电阻的超结MOSFET的制造方法包括以下步骤：

步骤一、在N型衬底的正面生长出N型外延层；

步骤二、进行JFET光刻与注入；

步骤三、在N型外延层的正面进行沟槽光刻、刻蚀与沟槽填充，形成P型柱；

步骤四、进行P型体区光刻、注入与推进，推进温度控制在1100℃、推进时间控制在20~40min；

步骤五、进行场氧层氧化、场氧层光刻与刻蚀；

步骤六、进行栅氧化，形成屏蔽栅氧化层；

步骤七、进行多晶硅淀积、光刻与刻蚀，形成屏蔽栅多晶硅；

步骤八、进行N型源区光刻、注入与推进；

步骤九、进行硼磷硅玻璃淀积，形成绝缘介质层；

步骤十、进行接触孔光刻与刻蚀；

步骤十一、进行正面金属淀积、光刻与刻蚀，形成发射极金属。

本发明通过缩短推进时间来实现更短的P型体区的宽度，从而得到更低的沟道电阻，进而实现了更低的导通电阻，使得MOSFET性能更加优异。

附图说明

图1是现有技术中常规MOSFET的结构示意图。

图2是本发明的MOSFET的结构示意图。

具体实施方式

下面结合具体实施例对本发明作进一步说明。

本发明的具有低导通电阻的超结MOSFET，如图2所示，它包括N型衬底1、N型外延层2、P型柱3、P型体区4、N型源区5、屏蔽栅氧化层6、屏蔽栅多晶硅7、绝缘介质层8与发射极金属9；

在N型衬底1的正面设置N型外延层2，在N型外延层2的正面向下开设有沟槽，在沟槽内填充P型柱3，在P型柱3的上端设置P型体区4，在P型体区4内设置N型源区5，在N型外延层2的正面设置屏蔽栅氧化层6，在屏蔽栅氧化层6的正面设置屏蔽栅多晶硅7，在屏蔽栅多晶硅7的正面设置绝缘介质层8，在绝缘介质层8的正面设置发射极金属9，发射极金属9通过接触柱与P型体区4以及N型源区5欧姆接触。

所述P型体区4的宽度为2~5μm。

所述P型体区4的宽度大于P型柱3的宽度。

上述具有低导通电阻的超结MOSFET的制造方法包括以下步骤：

步骤一、在N型衬底1的正面生长出N型外延层2；

步骤二、进行JFET光刻与注入；

步骤三、在N型外延层2的正面进行沟槽光刻、刻蚀与沟槽填充，形成P型柱3；

步骤四、进行P型体区4光刻、注入与推进，推进温度控制在1100℃、推进时间控制在20~40min；

步骤五、进行场氧层氧化、场氧层光刻与刻蚀；

步骤六、进行栅氧化，形成屏蔽栅氧化层6；

步骤七、进行多晶硅淀积、光刻与刻蚀，形成屏蔽栅多晶硅7；

步骤八、进行N型源区5光刻、注入与推进；

步骤九、进行硼磷硅玻璃淀积，形成绝缘介质层8；

步骤十、进行接触孔光刻与刻蚀；

步骤十一、进行正面金属淀积、光刻与刻蚀，形成发射极金属9。

本发明在现有技术的工艺基础上优化了P型体区4的推进工艺，通过需要实现的不同导通电阻进行P型体区4的工艺调节来形成超结MOSFET的沟道电阻，根据沟道电阻的计算公式：Rch=Lch/ZUniCox(VG-Vth)，式中，Rch 为沟道电阻，Lch为沟道宽度（即P型体区4的宽度），Z为元胞长度，Uni为反型层迁移率，Cox为栅氧化层特征电容，Vg为栅偏置电压，Vth为阈值电压，可以通过缩短推进时间来实现更短的P型体区4的宽度，从而得到更低的沟道电阻，进而实现更低的导通电阻。