在不同类型的扩散区域中采用双扩散断裂(DDB)和单扩散断裂(SDB)的电路、以及相关的制造方法

本专利申请要求于2018年9月21日提交的标题为“CIRCUITS EMPLOYING A DOUBLEDIFFUSION BREAK(DDB)AND SINGLE DIFFUSION BREAK(SDB)IN DIFFERENT TYPEDIFFUSION REGION(S),AND RELATED FABRICATION METHODS”，申请号为16/138,170的优先权，该申请被转让给本专利申请的受让人并且由此通过引用明确地并入本文。

技术领域

本公开的领域涉及互补金属氧化物半导体(CMOS)集成电路，该集成电路包括用于形成CMOS电路的P型扩散区域和N型扩散区域，并且更具体地涉及在电路之间使用扩散断裂以提供电路之间的隔离。

背景技术

晶体管是现代电子设备中必不可少的组件。很多现代电子设备的集成电路(IC)中采用大量晶体管。例如，诸如中央处理单元(CPU)、数字信号处理器(DSP)和存储器系统等组件均采用用于逻辑电路和存储器设备的大量晶体管。

例如，一种类型的晶体管是经由由衬底形成的“鳍部”提供导电通道的鳍式场效应晶体管(FET)(FinFET)。图1示出了示例性的FinFET 100。FinFET 100包括衬底102和由衬底102形成的鳍部104。鳍部104由半导体材料形成。鳍部104可以通过光刻和蚀刻工艺由半导体衬底102形成，用以形成由衬底102的材料制成的凸起的鳍部104。在鳍部104的任一侧包括有氧化物层106。FinFET 100包括源极108和漏极110，源极108和漏极110通过鳍部104互连，使得鳍部104的内部用作源极108与漏极110之间的半导体沟道112。鳍部104被“环绕式”栅极114围绕。栅极114的环绕式结构提供了对半导体沟道112的更好的静电控制，并且因此有助于减小泄漏电流并且克服其他短沟道效应(SCE)。

诸如FinFET等晶体管可以用于形成集成电路(IC)中的互补金属氧化物半导体(CMOS)电路。例如，下面的图2A是电路200的俯视图，该电路200包括相邻的单元电路202(1)、202(2)，每个单元电路都是IC，该相邻的单元电路202(1)、202(2)支持诸如图1中的FinFET 100等半导体器件的形成。图2B是跨A

金属材料的栅极G(1)-G(14)形成在单元电路202(1)、202(2)中，并且在Y轴方向伸长，从而延伸包围P型和N型半导体沟道结构212P(1)-212P(4)、212N(1)-212N(4)的至少一部分。以这种方式，可以在栅极G(1)-G(14)包围P型和N型半导体沟道结构212P(1)-212P(4)、212N(1)-212N(4)的区域中形成用于诸如晶体管等半导体器件的有源栅极以形成半导体沟道。层间电介质(ILD)213设置在栅极G(1)-G(14)以及P型和N型半导体沟道结构212P(1)-212P(4)、212N(1)-212N(4)上方以提供进一步的电气隔离。在该示例中，电路200中的扩散断裂204是双扩散断裂(DDB)214，该双扩散断裂(DDB)214占据以下空间：两个栅极G(8)、G(9)所处的位置以及它们之间的区域。DDB 214由诸如氧化物材料等电介质材料216形成，该电介质材料216设置在栅极G(8)、G(9)之间的蚀刻隔离区域中以形成DDB 214。如果电介质材料216在电路200的制造期间膨胀，则电介质材料216将向衬底210施加压缩应力S

因此，P型半导体沟道结构212NP(1)-212P(4)或N型半导体沟道结构212N(1)-212N(4)可能由于DDB 214而具有降低的载流子迁移率。备选地，可以在电路200中形成单个扩散断裂(SDB)，该SDB将占据单个栅极G的空间。可以在电路200的后续处理阶段以较低温度形成SDB，这可以降低SDB中电介质材料216的膨胀或收缩，并且从而减少在P型半导体沟道结构212P(1)-212P(4)和N型半导体沟道结构212N(1)-212N(4)中施加的应力。但是，减小的应力不会像DDB 214一样提高P型半导体沟道结构212P(1)-212P(4)和N型半导体沟道结构212N(1)-212N(4)的载流子迁移率。

发明内容

本文中公开的各方面包括在不同类型的半导体扩散区域(“扩散区域”)中采用双扩散断裂(DDB)和单扩散断裂(SDB)的电路。可以基于增加形成在一种类型的扩散区域中的半导体器件的半导体沟道中的载流子迁移率，同时减少或避免形成在另一种类型的扩散区域中的半导体沟道中的载流子迁移率的降低，来选择在不同类型的扩散区域中包括DDB或SDB、或与SDB和DDB相反的选择。还公开了相关制造方法。在这点上，在本文中公开的示例性方面中，提供了一种集成电路(“电路”)，该集成电路包括形成在衬底中的P型扩散区域和N型扩散区域。可以在P型扩散区域中形成P型半导体器件，并且可以在N型扩散区域中形成N型半导体器件。因此，例如，可以由所形成的P型半导体器件和N型半导体器件来实现互补金属氧化物半导体(CMOS)电路。在本文中公开的示例性方面中，在N型扩散区域中形成DDB或SDB，并且在P型扩散区域中形成相反类型的扩散(SDB或DDB)。可以采用在电路的不同扩散区域中的DDB与SDB之间形成不同扩散断裂来诱发将增加形成在相应P型或N型扩散区域中的P型或N型半导体器件的载流子迁移率的沟道应变，同时避免或减少这种诱发的形成在相应P型或N型扩散区域中的P型或N型半导体器件中的可能降低载流子迁移率的沟道应变。

在一个示例性方面，通过在第一扩散区域而不是第二扩散区域中的两个虚设栅极之间的衬底中形成沟槽隔离结构，来形成DDB。虚设栅极在第一扩散区域与第二扩散区域之间纵向延伸。以这种方式，沟槽隔离结构和虚设栅极在第一扩散区域中形成DDB，并且相同的虚设栅极在第二扩散区域中形成SDB。

在一个示例性方面，如果DDB将在电路的扩散区域中诱发拉伸应变，则在电路的N型扩散区域中形成DDB，并且在电路的P型扩散区域中形成SDB。在N型扩散区域中诱发拉伸应变可以增加形成在N型扩散区域中的N型半导体器件的半导体沟道的载流子迁移率，但是降低P型半导体器件的半导体沟道中的载流子迁移率。因此，在这个方面，在P型扩散区域中形成SDB以避免诱发或减小对P型扩散区域的拉伸应力，从而不降低形成在P型扩散区域中的可能由DDB产生的P型半导体器件的载流子迁移率。

在另一示例性方面，如果DDB将在电路的扩散区域中诱发压缩应变，则在电路的P型扩散区域中形成DDB，并且在电路的N型扩散区域中形成SDB。在P型扩散区域中诱发压缩应变可以增加形成在P型扩散区域中的P型半导体器件的半导体沟道的载流子迁移率，但是降低N型半导体器件的半导体沟道中的载流子迁移率。因此，在这个方面，在N型扩散区域中形成SDB以避免诱发或减小对N型扩散区域的压缩应力，从而不降低可能由DDB产生的形成在N型扩散区域中的N型器件的载流子迁移率。

在这点上，在一个示例性方面，提供了一种电路，该电路包括具有顶表面的衬底。该电路还包括第一扩散区域，该第一扩散区域包括设置在衬底中的N型扩散区域或P型扩散区域。第一扩散区域包括至少一个第一半导体沟道，每个第一半导体沟道在第一方向上具有第一纵轴。该电路还包括第二扩散区域，该第二扩散区域包括与第一扩散区域的扩散类型相反的P型扩散区域或N型扩散区域。第二扩散区域设置在衬底中，并且包括至少一个第二半导体沟道，每个第二半导体沟道具有平行于第一纵轴的第二纵轴。该电路还包括沿着与第一纵轴正交的第三纵轴延伸的第一虚设栅极，第一虚设栅极设置在第一扩散区域和第二扩散区域上方。该电路还包括沿着平行于第三纵轴的第四纵轴延伸的第二虚设栅极，第二虚设栅极设置在第一扩散区域和第二扩散区域上方，第二虚设栅极以栅极间距与第一虚设栅极相邻。该电路还包括在第一扩散区域中的DDB。DDB包括在第一方向上的在第一虚设栅极与第二虚设栅极之间的沟槽隔离结构、第一虚设栅极在第一扩散区域中的一部分、以及第二虚设栅极在第一扩散区域中的一部分。该电路还包括在第二扩散区域中的SDB。SDB包括第一虚设栅极在第二扩散区域中的一部分以及第二虚设栅极在第二扩散区域中的一部分。

在另一示例性方面，提供了一种电路，该电路包括具有顶表面的衬底。该电路还包括用于在衬底中提供第一扩散的装置，用于提供第一扩散的装置包括用于在衬底中提供P型扩散的装置或用于在衬底中提供N型扩散的装置。用于提供第一扩散的装置包括至少一个用于提供半导体沟道的第一装置。该电路还包括用于在衬底中提供第二扩散的装置，用于提供第二扩散的装置包括用于在衬底中提供P型扩散的装置或用于在衬底中提供N型扩散的装置。用于提供第二扩散的装置包括至少一个用于提供半导体沟道的第二装置。该电路还包括在至少一个用于提供半导体沟道的第一装置和至少一个用于提供半导体沟道的第二装置中的至少一者中用于控制导通的装置。该电路还包括用于提供隔离的第一装置，以栅极间距与有源栅极相邻。该电路还包括用于提供隔离的第二装置，以栅极间距与用于提供隔离的第一装置相邻。该电路还包括用于在第一扩散区域中提供DDB的装置，该装置包括：用于在用于提供隔离的第一装置与用于提供隔离的第二装置之间提供沟槽隔离的装置、用于提供隔离的第一装置在用于提供第一扩散的装置中的一部分、以及用于提供隔离的第二装置在用于提供第一扩散的装置中的一部分。该电路还包括用于在第二扩散区域中提供SDB的装置，该装置包括：用于提供隔离的第一装置在用于提供第二扩散的第一装置中的一部分、以及用于提供隔离的第二装置在用于提供第二扩散的第一装置中的一部分。

在另一示例性方面，提供了一种制造电路的方法。该方法包括形成衬底，衬底包括顶表面。该方法还包括在衬底中形成在第一方向上具有第一纵轴的第一扩散区域，第一扩散区域包括在衬底中的N型扩散区域或P型扩散区域。该方法还包括形成第二扩散区域，第二扩散区域与第一扩散区域由非扩散区域分隔并且具有平行于第一纵轴的第二纵轴，第二扩散区域包括在衬底中的P型扩散区域或N型扩散区域。该方法还包括在第一扩散区域的衬底中形成沟槽隔离结构，沟槽隔离结构从衬底的顶表面延伸一定深度到衬底中。该方法还包括在第一扩散区域和第二扩散区域上方形成多个虚设栅极，多个虚设栅极各自沿着彼此平行并且与第一纵轴正交的纵轴延伸，多个虚设栅极各自以栅极间距彼此间隔开。该方法还包括将多个虚设栅极中的至少一个虚设栅极替换为至少一个有源栅极。该方法还包括在多个虚设栅极之中的设置在沟槽隔离结构的至少一部分之上的两个相邻虚设栅极上方形成开口。该方法还包括去除开口下方的相邻虚设栅极以形成多个腔体。该方法还包括在多个腔体中设置电介质材料以在第一扩散区域和第二扩散区域中形成扩散断裂，第一扩散区域中的扩散断裂和沟槽隔离结构在第一扩散区域中形成DDB，并且第二扩散区域中的扩散断裂形成SDB。

附图说明

图1是示例性鳍式场效应晶体管(FET)(FinFET)的透视图；

图2A和2B是由双扩散断裂(DDB)隔离的电路的P型和N型扩散区域的相应俯视图和截面侧视图，双扩散断裂(DDB)在与P型和N型扩散区域相邻的区域中诱发应变；

图3A是示例性电路的俯视图，该电路在不同类型的扩散区域中采用DDB和单扩散断裂(SDB)以增加形成在一种类型的扩散区域中的鳍式场效应晶体管(FET)(FinFET)中的载流子迁移率，同时减少或避免形成在另一种类型的扩散区域中的FinFET中的载流子迁移率的降低；

图3B和3C是在图3A的电路中从P型和N型扩散区域的相应不同截面中截取的截面图，以进一步示出N型扩散区域中的DDB和P型扩散区域中的SDB；

图4A和4B是示出在N型扩散区域中采用DDB并且在P型扩散区域中采用SDB的图3A-3C中的电路的示例性制造过程的流程图；

图5A-1是在图3A-3C中的电路的制造中的示例性制造阶段的俯视图，其中形成衬底并且形成图案化浅沟槽隔离(STI)以在N型扩散区域中提供DDB并且在N型扩散区域与P型扩散区域之间产生非扩散区域；

图5A-2和5A-3是在图5A-1的制造阶段中从衬底的相应不同截面中截取的截面图；

图5B-1是在图3A-3C中的电路的制造中的另一示例性制造阶段的俯视图，其中形成虚设栅极、以及与虚设栅极相邻的在N型扩散区域和P型扩散区域中延伸的间隔物，从而形成源极区域和漏极区域，并且将虚设栅极替换为金属栅极以形成N型和P型半导体器件；

图5B-2和5B-3是在图5B-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图；

图5C-1和5C-2是在制造图3A-3C的电路时，在图5B-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图，以图示在图5B-1中的制造阶段中，在虚设栅极以及在其中形成的P型和N型扩散区域之上沉积层间电介质(ILD)以隔离和平坦化ILD的顶表面；

图5D-1是在图3A-3C中的电路的制造中的示例性制造阶段的俯视图，其中在图5C-1中的制造阶段在设置在ILD上的光致抗蚀剂层之上形成掩模以曝光P型和N型扩散区域中的扩散断裂区域；

图5D-2和5D-3是在图5D-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图；

图5E-1是在制造图3A-3C中的电路时的示例性制造阶段的俯视图，其中在图5D-1中的制造阶段曝光扩散断裂区域以形成在其中形成与虚设栅极相邻的开口；

图5E-2和5E-3是在图5E-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图；

图5F-1是制造图3A-3C中的电路时的示例性制造阶段的俯视图，其中在图5E-1的制造阶段中去除曝光后的扩散断裂区域中的栅极中的栅极材料以形成在其中形成有栅极的开口；

图5F-2和5F-3是在图5F-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图；

图5G-1是制造图3A-3C中的电路时的示例性制造阶段的俯视图，其中在图5F-1的制造阶段中，填充曝光后的扩散断裂区域中的栅极区域中的开口，这在P型扩散中形成SDB并且形成与STI相邻的附加隔离以在N型扩散区域中形成DDB；

图5G-2和5G-3是在图5G-1的制造阶段中从P型和N型扩散区域的相应不同截面中截取的截面图；

图6A是另一示例性电路的俯视图，该电路在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的栅极全包围(GAA)FET中的载流子迁移率，同时减少或避免形成在另一种类型的扩散区域中的GAA FET中的载流子迁移率的降低；

图6B和6C是在图6A中的电路中从P型和N型扩散区域的相应不同截面中截取的截面图，其进一步示出了N型扩散区域中的DDB和P型扩散区域中的SDB；

图7A是另一示例性电路的俯视图，该电路在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的平面晶体管中的载流子迁移率，同时减小或避免形成在另一种类型的扩散区域中的平面晶体管中的载流子迁移率的降低；

图7B和7C是在图6A中的电路中从P型和N型扩散区域的相应不同截面中截取的截面图，其进一步示出了N型扩散区域中的DDB和P型扩散区域中的SDB；

图8A是另一示例性电路的俯视图，该电路在电路的P型扩散区域中采用DDB以在P型扩散区域中诱发压缩应力，并且在电路的N型扩散区域中采用SDB以增加形成在P型扩散区域中的半导体器件中的载流子迁移率，同时减少或避免形成在N型扩散区域中的半导体器件中的载流子迁移率的降低；

图8B和8C是在图3A的电路中从P型和N型扩散区域的相应不同截面中截取的截面图，其进一步示出了P型扩散区域中的DDB和N型扩散区域中的SDB；

图9是示例性的基于处理器的系统的框图，该系统可以包括在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率、同时减小或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低的电路，包括但不限于图3A-3C、6A-6C、7A-7C和8A-8C中的电路；以及

图10是示例性无线通信设备的框图，该设备包括由集成电路(IC)形成的射频(RF)组件，其中的任何组件都可以包括在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率、同时减小或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低的电路，包括但不限于图3A-3C、6A-6C、7A-7C和8A-8C中的电路。

具体实施方式

现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。

本文中公开的各方面包括在不同类型的半导体扩散区域(“扩散区域”)中采用双扩散断裂(DDB)和单扩散断裂(SDB)的电路。可以基于增加形成在一种类型的扩散区域中的半导体器件的半导体沟道中的载流子迁移率、同时减少或避免形成在另一种类型的扩散区域中的半导体沟道中的载流子迁移率的降低，来选择在不同类型的扩散区域中包括DDB或SDB或与SDB和DDB相反的选择。还公开了相关制造方法。在这点上，在本文中公开的示例性方面中，提供了一种集成电路(“电路”)，该集成电路包括形成在衬底中的P型扩散区域和N型扩散区域。可以在P型扩散区域中形成P型半导体器件，并且可以在N型扩散区域中形成N型半导体器件。因此，例如，可以由所形成的P型半导体器件和N型半导体器件来实现互补金属氧化物半导体(CMOS)电路。在本文中公开的示例性方面中，在N型扩散区域中形成DDB或SDB，并且在P型扩散区域中形成相反类型的扩散(SDB或DDB)。可以采用在电路的不同扩散区域中的DDB与SDB之间形成不同扩散断裂，来诱发将增加形成在相应P型或N型扩散区域中的P型或N型半导体器件的载流子迁移率的沟道应变，同时避免或减少这种诱发的形成在相应P型或N型扩散区域中的P型或N型半导体器件中的可能降低载流子迁移率的沟道应变。

在一个示例性方面，通过在第一扩散区域而不是第二扩散区域中的两个虚设栅极之间的衬底中形成沟槽隔离结构，来形成DDB。虚设栅极在第一扩散区域与第二扩散区域之间纵向延伸。以这种方式，沟槽隔离结构和虚设栅极在第一扩散区域中形成DDB，并且相同的虚设栅极在第二扩散区域中形成SDB。

在一个示例性方面，如果DDB在电路的扩散区域中诱发拉伸应变，则在电路的N型扩散区域中形成DDB，并且在电路的P型扩散区域中形成SDB。在N型扩散区域中诱发拉伸应变可以增加形成在N型扩散区域中的N型半导体器件的半导体沟道的载流子迁移率，但是降低P型半导体器件的半导体沟道中的载流子迁移率。因此，在这个方面，在P型扩散区域中形成SDB以避免诱发或减小对P型扩散区域的拉伸应力，从而不降低形成在P型扩散区域中的可能由DDB产生的P型半导体器件的载流子迁移率。

在这点上，图3A-3C示出了示例性电路300，该电路300在不同类型的相应第一和第二扩散区域306(1)、306(2)中采用DDB 302和SDB 304，以增加形成在电路300中的FET中的载流子迁移率。电路300可以是可以制造在IC芯片中的集成电路(IC)。图3A是电路300的俯视图。图3B和3C是在图3A中的电路300的相应截面A

如图3A所示，在电路300中，“鳍部”形式的N型和P型半导体沟道310N、310P形成在衬底308上方，并且在X轴方向上沿着纵轴L

继续参考图3A-3C，在电路300的N型扩散区域306N中形成DDB 302，因为在电路300的制造期间DDB 302在N型扩散区域306N中诱发拉伸应变。在N型扩散区域306N中诱发拉伸应变可以增加形成在N型扩散区域306N中的N型半导体沟道310N的载流子迁移率。因此，例如，在N型扩散区域306N中形成的N型半导体沟道310N中诱发的拉伸应变可以增加NFET312N的驱动强度，N型半导体沟道310N被用于形成NFET 312N的半导体沟道。例如，在N型扩散区域306N中的N型半导体沟道310N中由DDB 302诱发的拉伸应变可以使N型器件驱动电流增加大约百分之五(5％)至百分之二十(20％)之间。然而，在P型扩散区域306P中诱发拉伸应变，从而在P型扩散区域306P中形成的P型半导体沟道310P中诱发这种拉伸应变会降低P型半导体沟道310P中的载流子迁移率。例如，在电路300中PFET 312P采用P型半导体沟道310P，这将具有降低PFET 312P的驱动强度的效果。这可能是不希望的。因此，在该示例中，如将在下面更详细地讨论的，如将形成在N型扩散区域306N中的DDB 302扩展到P型扩散区域306P中相对照，SDB 304形成在电路300的P型扩散区域306P中。这可以避免诱发和/或减小施加到P型扩散区域306P和形成在其中的P型半导体沟道310P的拉伸应力，从而减小或避免P型半导体沟道310P和PFET 312P中的载流子迁移率的降低。

以这种方式，DDB 302可以形成在图3A-3C的电路300中，以有目的地在N型扩散区域306N和其中形成的N型半导体沟道310N中诱发拉伸应变，从而增加形成在N型扩散区域306N中的NFET(诸如NFET 312N)的驱动强度。然而，可以避免减小P型扩散区域306P中的P型半导体沟道310P的载流子迁移率，以避免降低形成在P型扩散区域306P中的PFET(诸如PFET312P)的驱动强度。现在将在下面更详细地讨论图3A-3C中的电路300的其他方面。

参考图3B和3C，在该示例中，N型和P型半导体沟道310N、310P设置在衬底308的顶表面314上。栅极G(1)-G(4)彼此相邻定位，并且根据电路单元的布局而具有栅极间距P

如图3B和3C所示，电介质材料322的层间电介质(ILD)320设置在N型和P型半导体沟道310N、310P上方，并且栅极G(1)-G(4)提供这些结构之间的电气隔离并且在电路300中的金属层中相邻地形成导电结构和/或互连层。如图3B所示，P型扩散区域306P中的SDB 304由P型扩散区域306P中的虚设栅极G(2)、G(3)的部分326(1)、326(2)形成。虚设栅极G(2)、G(3)从ILD 320的顶表面324延伸穿过ILD 320，并且在衬底下方从衬底308的顶表面314延伸深度D

如图3C所示，类似于SDB 304，N型扩散区域306N中的DDB 302由以下形成：虚设栅极G(2)、G(3)的从衬底308的顶表面314也延伸在顶表面314下方的深度D

如将在下面关于电路300的示例性制造过程更详细地讨论的，形成DDB 302和SDB304的虚设栅极G(2)、G(3)可以在去除金属栅极(RMG)工艺之前或之后形成，金属栅极在栅极G(2)、G(3)的位置处形成。例如，虚设栅极G(2)、G(3)可以在金属栅极被形成在栅极G(1)-G(4)中之后形成。然后，可以去除栅极G(2)、G(3)并且用电介质材料将其填充以形成用于DDB 302和SDB 304的隔离结构。

电路300可以根据各种方法和工艺来制造。例如，电路300可以根据CMOS制造方法来制造。在这点上，图4A和4B是示出在N型扩散区域306N中采用DDB并且在P型扩散区域306P中采用SDB来制造图3A-3C中的电路300的示例性过程400的流程图。图5A-1至5G-3示出了根据示例性制造过程400制造的电路300的示例性制造阶段。在这点上，图4A和4B中的示例性制造过程400以及图5A-1至5G-3中的电路300的示例性制造阶段将在下面彼此结合地讨论。

在这点上，参考图4A，制造图3A-3C中的电路300的过程400中的第一示例性步骤是由诸如硅(Si)等半导体材料形成衬底308(图4A中的框402)。这一点在图5A-1至5A-3中的制造阶段500(A)通过示例示出。图5A-1是示例性制造阶段500(A)的俯视图。图5A-2和5A-3是在图5A-1中的衬底308的相应A

注意，在该示例中，在替换金属栅极(RMG)工艺之前形成沟槽隔离结构330，使得沟槽隔离结构330可能经受例如可能远远超过400摄氏度的更高温度。这可能导致沟槽隔离结构330膨胀并且然后收缩，从而引起在N型扩散区域306N中在衬底308中发生拉伸应力，这在N型扩散区域306N的衬底308中诱发拉伸应变。可能期望增加NFET的载流子迁移率，NFET具有由衬底308形成的半导体沟道，诸如图3A-3C中的电路300中的NFET 312N。

作为示例，可以使用以下光刻工艺在衬底308中将用以形成沟槽隔离结构330的沟槽334蚀刻成图5A-1所示的转移之后的图案：在衬底308上方转移光致抗蚀剂层，在光致抗蚀剂层上方形成图案化掩模，并且通过掩模中的开口对衬底308曝光，以在光致抗蚀剂层中形成开口，用于控制待被蚀刻的沟槽334的面积。然后可以用隔离材料332填充沟槽334以形成沟槽隔离结构330。注意，沟槽334不需要延伸到非扩散区域307中，但是从处理角度来看这样做可能是有效的，因此，可以在同一工艺中图案化和形成非扩散区域307和将要形成DDB 302的N型扩散区域306N中的沟槽隔离结构330。

制造图3A-3C中的电路300的过程400中的下一示例性步骤可以是形成多个虚设栅极G(1)-G(4)，多个虚设栅极G(1)-G(4)各自沿着彼此平行并且与N型扩散区域306N和P型扩散区域306P的纵轴L

制造图3A-3C中的电路300的过程400中的下一示例性步骤可以是将ILD 320沉积在栅极G(1)-G(4)以及N型和P型扩散区域306N、306P上方以提供隔离，如先前针对图3A-3C中的电路300所讨论的。ILD 320的顶表面502可以被平坦化，诸如通过化学机械平坦化(CMP)工艺。这在图5C-1和5C-2中的制造阶段500(C)通过示例示出。图5C-1和5C-2是在图5B-1中的制造阶段500(B)的相应A

制造图3A-3C中的电路300的过程400中的下一示例性步骤可以是在设置在沟槽隔离结构330之上的两个相邻栅极G(2)、G(3)上方形成开口504，以将这些栅极G(2)、G(3)准备为虚设栅极并且在N型扩散区域306N中形成DDB 302的一部分并且在P型扩散区域306P中形成SDB 304的一部分(图4B中的框414)。这在图5D-1至5D-3中的制造阶段500(D)通过示例示出。图5D-1是在图5C-1中的制造阶段500(C)在设置在ILD 320上的光致抗蚀剂层之上形成掩模506，以曝光N型和P型扩散区域306P、306N中的扩散断裂的示例性制造阶段500(D)的俯视图。图5D-2和5D-3是在图5D-1中的衬底308的相应A

制造图3A-3C中的电路300的过程400中的下一示例性步骤可以是在图5D-1至5D-3中的制造阶段500(D)通过进入开口504来去除两个相邻栅极G(2)、G(3)以形成其中预先形成有栅极G(2)、G(3)的材料的腔体508(1)、508(2)。这是为了在图3A-3C的电路300中形成DDB 302和SDB 304中所包括的虚设栅极G(2)、G(3)(图4B中的框416)。这在图5E-1至5E-3中的制造阶段500(E)通过示例示出。图5E-1是去除(例如，蚀刻)栅极G(2)、G(3)的金属材料的示例性制造阶段500(E)的俯视图。图5E-2和5E-3是在图5E-1中的衬底308的相应A

制造图3A-3C中的电路300的过程400中的下一示例性步骤可以是进一步蚀刻先前在图5E-1-5E-2中的制造阶段500(E)形成的腔体508(1)、508(2)，以在N型扩散区域306N中形成DDB 302的部分并且在P型扩散区域306P中形成SDB 304的部分。这一点在图5F-1至5F-3中的制造阶段500(F)通过示例示出。图5F-1是去除腔体508(1)、508(2)中的栅极G(2)、G(3)中的栅极材料的示例性制造阶段500(F)的俯视图。图5F-2和5F-3是在图5F-1中的衬底308的相应A

可以在图3A-3C的电路300中形成除FinFET之外的其他类型的FET。例如，图6A-6C示出了示例性电路600，该示例性电路600包括GAA NFET 612N和GAA PFET 612P，并且在相应不同类型的第一和第二扩散区域306(1)、306(2)中采用DDB 302和SDB 304，以增加形成在电路600中的FET中的载流子迁移率。在这点上，图6A是电路600的俯视图。图6B和6C是在图6A中的电路600的相应截面A

如图6A所示，在衬底308上方的电路600中形成纳米结构(例如，纳米线、纳米平板、纳米管)形式的N型和P型半导体沟道610N、610P，并且在X轴方向上沿着纵轴L

继续参考图6A-6C，像图3A-3C中的电路300一样，由于DDB 302在电路600的制造过程中在N型半导体扩散区域306N中诱发拉伸应变，所以在电路600的N型扩散区域306N中形成DDB 302。在N型扩散区域306N中诱发拉伸应变可以增加形成在N型扩散区域306N中的N型半导体沟道610N的载流子迁移率。因此，例如，在N型扩散区域306N中形成的N型半导体沟道610N中诱发的拉伸应变可以增加GAA NFET 612N的驱动强度，N型半导体沟道610N用于形成GAA NFET 612N的半导体沟道。例如，在N型扩散区域306N中的N型半导体沟道610N中由DDB302的诱发的拉伸应变可以使N型器件驱动电流增加大约百分之五(5％)至百分之二十(20％)之间。然而，在P型扩散区域306P中诱发拉伸应变，诱发了形成在P型扩散区域306P中的P型半导体沟道610P中的这种拉伸应变，这会降低P型半导体沟道610P中的载流子迁移率。例如，在电路600中GAA PFET 612P采用P型半导体沟道610P，这将具有降低GAA PFET612P的驱动强度的效果。这可能是不希望的。因此，如关于图3A-3C中的电路300所述，如将形成在N型扩散区域306N中的DDB 302扩展到P型扩散区域306P中相对照，SDB 304形成在电路300的P型扩散区域306P中。这可以避免诱发和/或减小施加到P型扩散区域306P和形成在其中的P型半导体沟道610P的拉伸应力，从而减小或避免P型半导体沟道610P和GAA PFET612P中的载流子迁移率的降低。

图4和5A-1至5G-3中的电路300的示例性制造过程可以用来形成图6A-6C中的电路600中的DDB 302和SDB 304。

图7A-7C示出了示例性电路700，该示例性电路700包括平面NFET 712N和平面PFET712P并且在相应不同类型的第一和第二扩散区域306(1)、306(2)中采用DDB 302和SDB304，以增加形成在电路600中的FET中的载流子迁移率。图7A是电路600的俯视图。图7B和7C是在图7A中的电路700的相应截面A

如图7A所示，平面沟道形式的N型和P型半导体沟道710N、710P形成在在衬底308的电路700中并且在X轴方向上沿着纵轴L

继续参考图7A-7C，像图3A-3C中的电路300一样，在电路300的N型扩散区域306N中形成DDB 302，因为DDB 302会在电路300的制造期间在N型扩散区域306N中诱发拉伸应变。在N型扩散区域306N中诱发拉伸应变可以增加形成在N型扩散区域306N中的N型半导体沟道710N的载流子迁移率。因此，例如，在N型扩散区域306N中形成的N型半导体沟道710N中诱发的拉伸应变可以增加平面NFET 712N的驱动强度，N型半导体沟道710N被用于形成平面NFET712N的半导体沟道。例如，在N型扩散区域306N中的N型半导体沟道710N中由DDB 302诱发的拉伸应变可以使N型器件驱动电流增加大约百分之五(5％)至百分之二十(20％)之间。然而，在P型扩散区域306P中诱发拉伸应变，诱发了形成在P型扩散区域306P中的P型半导体沟道710P中的这种拉伸应变，这会降低P型半导体沟道710P中的载流子迁移率。例如，在电路700中平面PFET 712P采用P型半导体沟道710P，这将具有降低平面PFET 712P的驱动强度的效果。这可能是不希望的。因此，如关于图3A-3C中的电路300所述，如将形成在N型扩散区域306N中的DDB 302扩展到P型扩散区域306P中相对照，在电路300的P型扩散区域306P中形成SDB 304。这可以避免诱发和/或减小施加到P型扩散区域306P和形成在其中的P型半导体沟道710P的拉伸应力，从而减小或避免P型半导体沟道710P和平面PFET 712N中的载流子迁移率的降低。

图4和5A-1至5G-3中的电路300的示例性制造过程可以用来形成图7A-7C中的电路700中的DDB 302和SDB 304。

在另一示例性方面，如果DDB将在电路的扩散区域中诱发压缩应变，则与图3A-3C中的电路300相对照，DDB可以形成在电路的P型扩散区域中，而SDB可以形成在电路的N型扩散区域中。在P型扩散区域中诱发压缩应变可以增加形成在P型扩散区域中的P型半导体器件的半导体沟道的载流子迁移率，但是降低N型半导体器件的半导体沟道中的载流子迁移率。因此，在该方面中，在N型扩散区域中形成SDB以避免诱发或减小对N型扩散区域的拉伸应力，从而不降低形成在D型扩散区域中的可能由DDB产生的N型半导体器件的载流子迁移率。

在这点上，图8A-8C示出了示例性电路800，该示例性电路800在相应不同类型的第一扩散区域806和第二扩散区域806(2)中采用DDB 802和SDB 804，以增加形成在电路800中的FET中的载流子迁移率。图8A是电路800的俯视图。图3B和3C是在图8A中的电路800的相应截面A

在图8A-8C中的电路800的该示例中，第一扩散区域806(1)是P型扩散区域806(1)(也标记为“806P”)，第二扩散区域是N型扩散区域806(2)(也标记为“806N”)。例如，可以通过利用能够在衬底308中释放自由电子的五价杂质材料作为施主材料掺杂半导体衬底308(例如，硅(Si))的一部分来形成N型扩散区域806N。同样，作为示例，可以通过用能够在衬底308中留下空穴的杂质材料掺杂半导体衬底308的一部分来形成P型扩散区域806P。在该示例中，DDB 802形成在P型扩散区域806P中，SDB 804形成在N型扩散区域806N中。还应当注意，P型扩散区域806P根据电路单元在电路800中形成为一个扩散区域，但是被DDB 802分成两个P型扩散子区域806P(1)、806P(2)。同样，注意，N型扩散区域806N根据电路单元在电路800中被形成为一个扩散区域，但是被分成两个N型扩散子区域806N(1)、806N(2)。还应当注意，在电路800中，在P型扩散区域806P与N型扩散区域806N之间存在非扩散区域307，非扩散区域307在X轴方向上具有纵轴L

如图8A所示，通过在N型扩散区域306N中在有源栅极G(1)的相对两侧形成源极S

继续参考图8A-8C，在该示例中，在电路800的P型扩散区域806P中形成DDB 802。因为在电路800的制造期间，DDB 802在P型扩散区域806P中诱发压缩应变。在P型扩散区域806P中诱发拉伸应变可以增加形成在N型扩散区域806N中的P型半导体沟道310P的载流子迁移率。因此，例如，在P型扩散区域806P中形成的P型半导体沟道310P中诱发的拉伸应变可以增加PFET 812NP的驱动强度，P型半导体沟道310P被用于形成PFET 812P的半导体沟道。例如，由P型扩散区域806P中的P型半导体沟道310P中的DDB 802诱发的压缩应变可以使P型器件驱动电流增加大约百分之五(5％)至百分之二十(20％)之间。然而，在N型扩散区域806N中诱发压缩应变，诱发了形成在N型扩散区域806N中的N型半导体沟道310N中的这种拉伸应变，这会降低N型半导体沟道310N中的载流子迁移率。例如，在电路800中NFET 812N采用N型半导体沟道310N，这将具有降低NFET 812N的驱动强度的效果。这可能是不希望的。因此，在该示例中，如将形成在P型扩散区域806P中的DDB 802扩展到N型扩散区域806N中相对照，SDB 804形成在电路800的N型扩散区域806N中。这可以避免诱发和/或减小施加到形成N型扩散区域806N和在其中的P型半导体沟道310P的压缩应力，从而减小或避免P型半导体沟道310P和NFET 812N中的载流子迁移率的降低。

以这种方式，DDB 802可以形成在图8A-8C的电路800中，以有目的地在P型扩散区域806P和其中形成的N型半导体沟道310N中诱发压缩应变，从而增加形成在P型扩散区域806P中的PFET(诸如PFET 812P)的驱动强度。然而，可以避免减小N型扩散区域806N中的N型半导体沟道310N的载流子迁移率，以避免降低形成在N型扩散区域806N中的NFET(诸如NFET812N)的驱动强度。图8A-8C中的电路800的其他方面在上面关于图3A-3C中的电路300进行讨论，因此不再描述。图4和5A-1至5G-3中的电路300的示例性制造过程可以用来形成图8A-8C中的电路700。

在另一示例性方面，提供了一种电路。该电路包括衬底308，该衬底308包括如图3A-3C、6A-6C、7A-7C和8A-8C中的示例性电路300、600、700、800中示出的顶表面314。该电路包括用于在衬底中提供第一扩散的装置，该用于提供第一扩散的装置包括用于在衬底中提供P型扩散的装置或用于在衬底中提供N型扩散的装置。用于在衬底中提供第一扩散的装置的示例可以是图3A-3C、6A-6C和7A-7C中的P型扩散区域306P或N型扩散区域306N，或者是图8A-8C中的P型扩散区806P或N型扩散区806N。该电路还包括用于提供第一扩散的装置，该用于提供第一扩散的装置包括至少一个用于提供半导体沟道的第一装置。用于提供半导体沟道的装置的示例可以包括图3A-3C中的电路300中的N型和P型半导体沟道310N、310P、图6A-6C中的电路600中的N型和P型半导体沟道610N、610P、图7A-7C中的电路700中的N型和P型半导体沟道710N、710P或图8A-8C中的电路800中的N型和P型半导体沟道310N、310P。该电路包括用于在衬底中提供第二扩散的装置，该用于提供第二扩散的装置包括用于在衬底中提供N型扩散的装置或用于在衬底中提供P型扩散的装置。用于在衬底中提供第二扩散的装置的示例可以是图3A-3C、6A-6C和7A-7C中的电路300、600、700中的N型扩散区域306N或P型扩散区域306P，或者是图8A-8C中的电路800中的N型扩散区806N或P型扩散区806P。该电路还包括用于提供第二扩散的装置，该用于提供第二扩散的装置包括至少一个用于提供半导体沟道的第二装置。用于提供半导体沟道的第二装置的示例可以包括图3A-3C中的电路300中的N型和P型半导体沟道310N、310P、图6A-6C中的电路600中的N型和P型半导体沟道710N、710P、图7A-7C中的电路700中的N型和P型半导体沟道710N、710P或图8A-8C中的电路800中的N型和P型半导体沟道310N、310P。该电路还包括用于在衬底中提供第二扩散的装置，该用于提供第二扩散的装置包括用于在衬底中提供P型扩散的装置或用于在衬底中提供N型扩散的装置。该电路还包括用于在至少一个用于提供半导体沟道的第一装置和至少一个用于提供半导体沟道的第二装置中的至少一者中控制导通的装置。用于在至少一个用于提供半导体沟道的第一装置和至少一个用于提供半导体沟道的第二装置中的至少一者中控制导通的装置的示例，可以包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的栅极G(1)、G(4)。该电路还可以包括以栅极间距与有源栅极相邻的用于提供隔离的第一装置和以栅极间距与用于提供隔离的第一装置相邻的用于提供隔离的第二装置，其示例包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的虚设栅极G(2)、G(3)。该电路还可以包括用于在第一扩散区域中提供DDB的装置，其示例包括图3A-3C、6A-6C、7A-7C中的电路300、600、700中的DDB 302、以及图8A-8C中的电路800中的DDB 802。用于提供DDB的装置可以包括：用于在用于提供隔离的第一装置与用于提供隔离的第二装置之间提供沟槽隔离的装置，其示例包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的沟槽隔离结构330；用于提供隔离的第一装置在用于提供第一扩散的装置中的一部分，其可以包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的部分326(1)；用于提供隔离的第二装置在用于提供第一扩散的装置中的一部分，其可以包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的部分326(2)。该电路还包括用于在第二扩散区域中提供SDB的装置，其示例包括图3A-3C、6A-6C、7A-7C中的电路300、600、700中的SDB 304以及图8A-8C中的电路800中的SDB 804。用于在第二扩散区域中提供SDB的装置包括：用于提供隔离的第一装置在用于提供第二扩散的第一装置中的一部分，其可以包括图3A-3C、6A-6C、7A-7C和8A-8C中的电路300、600、700、800中的部分326(2)；以及用于提供隔离的第二装置在用于提供第二扩散的第一装置中的一部分，其可以包括图3A-3C、6A-6C、7A-7C和8A-8C中的700、800中的电路300、600中的部分326(2)。

根据本文中公开的任何方面的在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率、同时减少或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低的电路(包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700和8A-8C中的电路800)，可以被提供在任何基于处理器的设备中或集成到任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视机、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。

在这点上，图9示出了根据本文中公开的任何方面的基于处理器的系统900的示例，系统900可以包括电路902，电路902在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率，同时减小或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低，包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700和8A-8C中的电路800。在该示例中，基于处理器的系统900可以形成为片上系统(SoC)906中的IC 904。基于处理器的系统900包括处理器908，该处理器908包括一个或多个中央处理器单元(CPU 910)，CPU 910可以称为CPU或处理器核心。处理器908可以具有耦合到处理器908以用于快速访问临时存储的数据的高速缓冲存储器912。作为示例，高速缓冲存储器912可以包括根据本文中公开的任何方面的电路902，电路902在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率，同时减少或避免形成在另一种扩散区域中的半导体器件中的载流子迁移率的降低，包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700以及图8A-8C中的电路800。处理器908耦合到系统总线914，并且可以使基于处理器的系统900中包括的主设备和从设备相互耦合。众所周知，处理器908通过在系统总线914上交换地址、控制和数据信息来与这些其他设备通信。例如，处理器908可以将总线事务请求传送给作为从设备的示例的存储器控制器916。尽管在图9中未示出，但是可以提供多个系统总线914，其中每个系统总线914构成不同结构。

其他主设备和从设备可以连接到系统总线914。如图9所示，例如，这些设备可以包括存储器系统920(包括存储器控制器916和存储器阵列918)、一个或多个输入设备922、一个或多个输出设备924、一个或多个网络接口设备926、以及一个或多个显示控制器928。存储器系统920、一个或多个输入设备922、一个或多个输出设备924、一个或多个网络接口设备926、以及一个或多个显示控制器928中的每个可以包括根据本文中公开的任何方面的电路902，该电路902在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率，同时减少或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低，包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700和8A-8C中的电路800。输入设备922可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备924可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示符等。网络接口设备926可以是被配置为允许与网络930进行数据交换的任何设备。网络930可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH

处理器908还可以被配置为通过系统总线914访问显示控制器928以控制发送给一个或多个显示器932的信息。显示控制器928向显示器932发送信息以经由一个或多个视频处理器934进行显示，视频处理器934将要显示的信息处理成适合于显示器932的格式。显示器932可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。显示控制器928、显示器932和/或视频处理器934可以包括根据本文中公开的任何方面的电路902，该电路902在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率，同时减少或避免形成在另一种扩散区域中的半导体器件中的载流子迁移率的降低，包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700和8A-8C中的电路800。

图10示出了包括由IC 1002形成的射频(RF)组件的示例性无线通信设备1000，其中的任何组件都可以包括根据本文中公开的任何方面的电路1003，该电路1003在不同类型的扩散区域中采用DDB和SDB以增加形成在一种类型的扩散区域中的半导体器件中的载流子迁移率，同时减少或避免形成在另一种类型的扩散区域中的半导体器件中的载流子迁移率的降低，包括但不限于图3A-3C中的电路300、图6A-6C中的电路600、图7A-7C中的电路700和8A-8C中的电路800。作为示例，无线通信设备1000可以包括或设置在任何以上参考的设备中。如图10所示，无线通信设备1000包括收发器1004和数据处理器1006。数据处理器1006可以包括用于存储数据和程序代码的存储器。收发器1004包括支持双向通信的发射器1008和接收器1010。通常，无线通信设备1000可以包括用于任何数目的通信系统和频带的任何数目的发射器1008和/或接收器1010。收发器1004的全部或一部分可以在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上实现。

发射器1008或接收器1010可以用超外差架构或直接转换架构来实现。在超外差架构中，信号在RF与基带之间以多级进行频率转换，例如，对于接收器1010，在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接转换架构中，信号在一级中在RF与基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图10中的无线通信设备1000中，发射器1008和接收器1010用直接转换架构实现。

在发射路径中，数据处理器1006处理要发射的数据并且将I和Q模拟输出信号提供给发射器1008。在示例性无线通信设备1000中，数据处理器1006包括数模转换器(DAC)1012(1)、1012(2)以将由数据处理器1006生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以便进一步处理。

在发射器1008内，低通滤波器1014(1)、1014(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不需要的信号。放大器AMP 1016(1)、1016(2)分别放大来自低通滤波器1014(1)1014(2)的信号，并且提供I和Q基带信号。上变频器1018利用来自TX LO信号发生器1022的通过混频器1020(1)、1020(2)的I和Q发射(TX)本地振荡器(LO)信号，对I和Q基带信号上变频，以提供上变频信号1024。滤波器1026对上变频信号1024进行滤波以去除由上变频引起的不需要的信号以及接收频带中的噪声。功率放大器(PA)1028放大来自滤波器1026的上变频信号1024以获取期望的输出功率电平并且提供发射RF信号。发射RF信号通过双工器或开关1030来路由，并且通过天线1032发射。

在接收路径中，天线1032接收由基站发射的信号并且提供接收的RF信号，该RF信号通过双工器或开关1030被路由并且提供给低噪声放大器(LNA)1034。双工器或开关1030被设计为以特定的接收(RX)到TX双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF信号由LNA 1034放大并且由滤波器1036滤波以获取期望的RF输入信号。下变频混频器1038(1)和1038(2)将滤波器1036的输出与来自RX LO信号发生器1040的I和Q RX LO信号(即，LO_I和LO_Q)混频以生成I和Q基带信号。I和Q基带信号由放大器(AMP)1042(1)、1042(2)放大，并且进一步由低通滤波器1044(1)、1044(2)滤波以获取I和Q模拟输入信号，这些I和Q模拟输入信号提供给数据处理器1006。在该示例中，数据处理器1006包括ADC 1046(1)、1046(2)以将模拟输入信号转换为数字信号以由数据处理器1006进一步处理。

在图10的无线通信设备1000中，TX LO信号发生器1022生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1040生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。TX锁相环(PLL)电路1048从数据处理器1006接收定时信息，并且生成用于调节来自TX LO信号发生器1022的TX LO信号的频率和/或相位的控制信号。RX PLL电路1050从数据处理器1006接收定时信息，并且生成用于调节来自RX LO信号发生器1040的RXLO信号的频率和/或相位的控制信号。

本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这种功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这种实现决策不应当被解释为导致脱离本公开的范围。

结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这种配置)。

本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。

还应当注意，描述在本文中的任何示例性方面中描述的操作步骤以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。

提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征的最宽范围相一致。