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可去时钟线高速并行总线同步逻辑设计

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本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。

著录项

公开/公告号CN113342728A

专利类型发明专利
公开/公告日2021-09-03

原文格式PDF
申请/专利权人深圳市合信自动化技术有限公司;
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申请/专利号CN202110742959.2
发明设计人张浩腾;
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申请日2021-07-01
分类号G06F13/42(20060101);
代理机构44728 深圳至诚化育知识产权代理事务所(普通合伙);
代理人刘英
地址 518000 广东省深圳市南山区西丽街道西丽社区打石一路深圳国际创新谷六栋A座901902
入库时间 2023-06-19 12:27:31

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