沟槽侧壁栅极结构的沟槽填充方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种沟槽侧壁栅极结构的沟槽填充方法。

背景技术

一种新型的沟槽DMOS(Double-diffused MOSFET，双扩散金属氧化物半导体)器件需将栅极(Gate)形成在沟槽(Trench)的底部侧壁。对于集成工艺，例如BCD工艺(BCD工艺是一种能够在同一芯片上制作BJT、CMOS和DMOS器件的集成工艺技术)，需要将该新型的沟槽侧壁栅极结构与传统CMOS工艺相兼容，且不能影响器件的浅沟槽隔离结构(STI)的绝缘隔离性能。为达到上述目的，需要在沟槽侧壁栅极结构形成后将沟槽进行填充，来达到不影响正常CMOS结构制造的效果。且填充后进行常规的制造流程至形成层间介质(ILD)，再刻蚀至沟槽底部以形成接触孔并引出。而根据设计尺寸要求，该沟槽的深宽比较大(示例性的深宽比＞9.0)，传统的填充技术难以满足要求。

发明内容

基于此，有必要提供一种能够满足沟槽填充要求的沟槽侧壁栅极结构的沟槽填充方法。

一种沟槽侧壁栅极结构的沟槽填充方法，包括：获取形成有沟槽侧壁栅极结构的晶圆，所述晶圆形成有沟槽，所述沟槽的侧壁底部形成有栅极，所述沟槽的侧壁形成有覆盖所述栅极的绝缘材质；通过等离子体对所述沟槽的顶部开口进行轰击，将开口处的所述绝缘材质部分去除，从而使所述顶部开口扩大从而形成上大下小的第一开口，所述第一开口的底部高于器件的浅沟槽隔离结构的底部；通过高密度等离子体化学气相沉积工艺对所述沟槽进行封口，封口结构的底部低于所述第一开口的底部，且不高于所述浅沟槽隔离结构的底部，所述沟槽在所述封口结构下方形成空洞；用所述绝缘材质填充所述第一开口。

在其中一个实施例中，所述获取形成有沟槽侧壁栅极结构的晶圆的步骤中，所述沟槽的顶部开口为上大下小的结构；所述使所述顶部开口扩大从而形成上大下小的第一开口的步骤中，所述顶部开口在变为第一开口的过程中底部下移，从而使得所述第一开口的底部低于所述顶部开口的底部。

在其中一个实施例中，所述用所述绝缘材质填充所述第一开口的步骤之后包括：形成层间介质；对所述层间介质进行接触孔刻蚀，形成第一接触孔，所述第一接触孔是刻穿所述层间介质和所述第一开口中的所述绝缘材质后连通至所述空洞形成。

在其中一个实施例中，所述对所述层间介质进行接触孔刻蚀的步骤在刻蚀至所述空洞后，继续向下刻蚀至所述沟槽的底部；所述对所述层间介质进行接触孔刻蚀的步骤之后，还包括向所述第一接触孔内填充导电物质，从而形成电连接至所述栅极的栅极引出结构的步骤。

在其中一个实施例中，所述通过等离子体对所述沟槽的顶部开口进行轰击的步骤，是使用高密度等离子体化学气相沉积的机台进行，且沉积菜单中不含硅源气体从而只保留轰击能力。

在其中一个实施例中，所述沉积菜单中的反应气体包括氧气和氢气。

在其中一个实施例中，所述通过高密度等离子体化学气相沉积工艺对所述沟槽进行封口的步骤是采用STI菜单进行，所述STI菜单是溅射/沉积比为0.3±0.03的浅沟槽隔离结构沉积硅氧化物的菜单。

在其中一个实施例中，所述通过等离子体对所述沟槽的顶部开口处进行轰击的步骤是采用将SiH

在其中一个实施例中，所述用所述绝缘材质填充所述第一开口的步骤包括通过高密度等离子体化学气相沉积工艺沉积硅氧化物，且沉积速率大于所述通过高密度等离子体化学气相沉积工艺对所述沟槽进行封口的步骤的沉积速率。

在其中一个实施例中，所述获取形成有沟槽侧壁栅极结构的晶圆的步骤中，所述晶圆还形成有所述浅沟槽隔离结构。

在其中一个实施例中，所述用所述绝缘材质填充所述第一开口的步骤之后还包括对填充的绝缘材质进行化学机械研磨的步骤。

在其中一个实施例中，所述沟槽侧壁栅极结构为VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)中的结构。

在其中一个实施例中，所述获取形成有沟槽侧壁栅极结构的晶圆的步骤中沟槽的深宽比大于9：1。

上述沟槽侧壁栅极结构的沟槽填充方法，填充后在沟槽中形成有空洞，该空洞能够作为后续形成的接触孔的一部分，可以节约接触孔的刻蚀时间，并降低接触孔的刻蚀难度。且该方法能够将该空洞的高度控制在浅沟槽隔离结构下方，能够避免后续工艺的酸液或腐蚀液将空洞上方的绝缘材质蚀穿而倒灌进空洞的现象。因此上述沟槽侧壁栅极结构的沟槽填充方法能够与CMOS流程兼容。

附图说明

为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。

图1是一实施例中沟槽侧壁栅极结构的沟槽填充方法的流程图；

图2是一实施例中晶圆中的沟槽侧壁栅极结构的剖面示意图；

图3是一实施例中步骤S120完成后晶圆的剖面示意图；

图4a是一实施例中步骤S130在第一开口底部稍下的位置再沉积的示意图，图4b是一实施例中步骤S130完成后晶圆的剖面示意图；

图5是一实施例中步骤S140完成后晶圆的剖面示意图；

图6是一实施例中步骤S140填充的绝缘材质进行CMP处理后晶圆的剖面示意图；

图7是一实施例中第一接触孔填充导电材料后器件的剖面示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

示例性的深沟槽填充方法主要有SACVD(次常压化学气相沉积)、原子层沉积等，但通常只能填充深宽比不大于6:1的沟槽。而本申请涉及的沟槽侧壁栅极结构需要填充深宽比大于9：1的沟槽，因此上述示例性的填充技术不能满足要求。

图1是一实施例中沟槽侧壁栅极结构的沟槽填充方法的流程图，包括以下步骤：

S110，获取形成有沟槽侧壁栅极结构的晶圆。

图2是一实施例中晶圆中的沟槽侧壁栅极结构的剖面示意图，包括基底10、沟槽11、栅极20及绝缘层22。栅极20形成于沟槽11的侧壁底部，绝缘层22将栅极20及沟槽11的侧壁覆盖。

基底包括半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。基底还可以形成有其他在集成电路制造中常见的结构，例如浅沟槽隔离(STI)结构。

在一个实施例中，栅极20的材料为多晶硅。在其他实施例中，栅极20的材料也可使用金属、金属氮化物、金属硅化物或类似化合物。

在一个实施例中，绝缘层22的绝缘材质为硅氧化物，例如二氧化硅。

参照图2，在该实施例中，沟槽11的顶部开口为上大下小的结构，类似于喇叭形。

在一个实施例中，获取的形成有沟槽侧壁栅极结构的晶圆上还形成有浅沟槽隔离结构(图2中未示)，该浅沟槽隔离结构可以为CMOS的STI。

S120，通过等离子体对沟槽顶部开口进行轰击，使顶部开口扩大从而形成上大下小的第一开口。

通过等离子体对沟槽11的顶部开口处进行轰击，将开口处的绝缘材质部分去除，从而使顶部开口扩大从而形成上大下小的第一开口，第一开口的底部高于器件的浅沟槽隔离结构(在本实施例中为CMOS的STI)的底部。由于后续形成封口会在第一开口的底部略下方的位置，因此为了控制封口的高度，需要将第一开口的底部控制在略高于器件的浅沟槽隔离结构底部的位置。顶部开口的扩大能够降低后续步骤(步骤S140)的填充难度。

在图2和图3所示的实施例中，喇叭形的顶部开口通过步骤S120的等离子体轰击处理后，会整体外扩并且底部下移。图3中用各箭头表示等离子体的轰击。在一个实施例中，等离子体轰击去除的绝缘材质会有一部分在第一开口下方的沟槽内表面再沉积(Re-Dep)，尤其会在喇叭口下部再沉积。该再沉积过程可以为后续封口做准备。图3中这种倒梯形的喇叭口有利于在后续步骤形成封口。

S130，HDPCVD(高密度等离子体化学气相沉积)对沟槽进行封口，封口结构底部低于第一开口的底部、且不高于STI底部。

通过高密度等离子体化学气相沉积工艺沉积绝缘材质对第一开口下方的沟槽11进行封口，沉积的绝缘材质可为硅氧化物，例如二氧化硅。高密度等离子体化学气相沉积工艺在沉积过程中也存在等离子体轰击，图4a是一实施例中步骤S130在第一开口底部稍下的位置再沉积(Re-Dep)的示意图，其中实线箭头表示等离子体轰击，虚线箭头表示绝缘材质从原位置被去除后的移动方向，即绝缘材质移动到第一开口底部稍下的位置23处再沉积，在步骤S130沉积完成后形成封口结构24，参见图4b。封口结构24的底部(图4b中箭头指示的位置)低于第一开口的底部，且不高于浅沟槽隔离结构(在本实施例中为CMOS的STI)的底部，封口后沟槽在封口结构24下方形成空洞13。将空洞13的高度控制在浅沟槽隔离结构下方，能够避免后续工艺的酸液或腐蚀液将空洞13上方的绝缘材质蚀穿而倒灌进空洞13的现象。在一个实施例中，封口结构24的底部与浅沟槽隔离结构的底部齐平。

S140，用绝缘材质填充第一开口。

可以通过沉积绝缘材质将第一开口填满，如图5所示。在一个实施例中，步骤S140是采用高密度等离子体化学气相沉积工艺对第一开口进行填充，这样可以和前面的步骤采用同样的机台，省去更换机台的时间/成本。为了节省填充第一开口的时间，高密度等离子体化学气相沉积可以采用较高的沉积速率，即溅射/沉积比(S/D ratio)的值较小。在一个实施例中，步骤S140的溅射/沉积比小于步骤S130的溅射/沉积比，具体可以为步骤S140的溅射/沉积比取0.06。在其他实施例中，可根据实际情况选择沉积速率更快的菜单，以提高填充效率。在一个实施例中，沉积的绝缘材质为硅氧化物，例如二氧化硅。在一个实施例中，填充后还包括对填充的绝缘材质进行化学机械研磨(CMP)处理的步骤。

上述沟槽侧壁栅极结构的沟槽填充方法，填充后在沟槽中形成有空洞13，空洞13能够作为后续形成的接触孔的一部分，可以节约接触孔的刻蚀时间，并降低接触孔的刻蚀难度。且该方法能够将该空洞13的高度控制在CMOS的浅沟槽隔离结构下方，能够避免后续工艺的酸液或腐蚀液将空洞13上方的绝缘材质蚀穿而倒灌进空洞的现象。因此上述沟槽侧壁栅极结构的沟槽填充方法能够与CMOS流程兼容。

在一些实施例中，步骤S110获取的晶圆上还形成有浅沟槽隔离结构，该浅沟槽隔离结构可以为CMOS的STI。图6是一实施例中步骤S140填充的绝缘材质进行CMP处理后晶圆的剖面示意图，在形成浅沟槽隔离结构32时，还会在有源区表面形成氮化硅34(图6所示实施例中有源区的氮化硅34形成于沟槽侧壁栅极结构与相邻的浅沟槽隔离结构32之间)。氮化硅34作为步骤S140填充绝缘材质后进行CMP处理时的研磨停止层。

在一个实施例中，需要避免步骤S120(和S130)中的等离子体轰击损伤氮化硅34，因此需要合理控制步骤S120中等离子体轰击去除的绝缘材质的厚度。

在一个实施例中，沟槽侧壁栅极结构的沟槽是在STI区域向下刻蚀形成。具体地，STI结构可以通过如下工艺形成：先在衬底表面沉积一层氮化硅，光刻并刻蚀氮化硅在STI区域形成浅槽，然后在浅槽中填充二氧化硅。STI的CMP可以留待前述的步骤S140对绝缘材质进行CMP处理时一并进行。

在一个实施例中，沟槽侧壁栅极结构是VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)中的结构，即栅极20是VDMOS的栅极。

在一个实施例中，步骤S140完成后可以按照常规的CMOS流程继续进行器件制造，直到在晶圆表面(沟槽侧壁栅极结构的沟槽上方)形成层间介质(ILD)，并对层间介质进行接触孔刻蚀，形成第一接触孔。第一接触孔是刻穿层间介质和第一开口中的绝缘材质后连通至空洞13形成。刻穿至空洞13后继续少量刻蚀至沟槽底部，这样就能形成与CMOS流程兼容的接触孔。

图7是一实施例中第一接触孔填充导电材料后器件的剖面示意图。参见图7，第一接触孔50向下穿过层间介质50和沟槽中的绝缘材质后延伸至沟槽底部，在第一接触孔50中填充导电材料即可将栅极20引出。在一个实施例中，第一接触孔50中填充的导电材料为金属钨。在其他实施例中，导电材料也可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料；其中，所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。

在一个实施例中，步骤S120是使用高密度等离子体化学气相沉积的机台进行，且沉积菜单(Recipe)中不含硅源气体从而只保留轰击能力。在一个实施例中，该沉积菜单中的反应气体包括氧气和氢气。由于步骤S130和S140使用的机台均可以是高密度等离子体化学气相沉积的机台，因此步骤S120也使用高密度等离子体化学气相沉积的机台。可以省去更换机台的时间/成本。

在一个实施例中，步骤S130是采用STI菜单进行，具体可以是溅射/沉积比为0.3±0.03的CMOS STI沉积硅氧化物的菜单。对于需要将封口结构24的位置精确控制在STI底部的实施例(即封口结构24的底部与浅沟槽隔离结构的底部齐平的实施例)，主要通过将溅射/沉积比控制在0.3±0.03来实现，此菜单在沉积过程中也存在较强的等离子体轰击能力。且采用该溅射/沉积比能够较快速的形成封口，有利于节约工艺时间。在一个实施例中，溅射/沉积比的调整主要通过调整高密度等离子体化学气相沉积机台的高频射频功率(HFpower)来实现。

在一个实施例中，步骤S120是采用将SiH

在一个实施例中，上述沟槽侧壁栅极结构的沟槽填充方法应用于集成有VDMOS和CMOS的器件的制造工艺中，例如BCD器件的制造工艺中。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。