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同步数字系统中对芯片间通信的多频率时钟漂移控制

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本公开涉及同步数字系统中对芯片间通信的多频率时钟漂移控制。公开了能够在部件芯片之间执行多速率同步通信的多芯片装置的实施例。每个芯片可以接收公共时钟参考信号，并且可以依赖于时钟参考信号而生成内部时钟信号。时钟分配树和锁相环可以用来最小化在芯片周界的I/O电路处的内部时钟漂移。每个芯片还可以生成内部同步信号，其与接收到的时钟参考信号相位对齐。每个芯片可以使用自己的相应的同步信号来同步多个时钟分频器，其提供可软件选择的降低频率的时钟信号给芯片的I/O单元。以此方式，多个芯片的降低频率的时钟信号与低漂移内部时钟信号边缘对齐，并且与公共时钟参考信号相位对齐，从而允许多个芯片的I/O单元在低时钟漂移的情况下以多个速率执行同步通信。

著录项

公开/公告号CN105009455B

专利类型发明专利
公开/公告日2018-03-27

原文格式PDF
申请/专利权人相干逻辑公司;
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申请/专利号CN201380065071.3
发明设计人 C·S·多比斯;M·R·特罗西诺;K·R·福克纳;C·L·施瑞普;
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申请日2013-12-13
分类号H03L7/06(20060101);G06F1/10(20060101);
代理机构11038 中国国际贸易促进委员会专利商标事务所;
代理人鲍进
地址美国得克萨斯
入库时间 2022-08-23 10:09:36

法律信息

法律状态公告日

法律状态信息

法律状态
2018-03-27

授权

授权
2015-12-23

实质审查的生效 IPC(主分类):H03L7/06 申请日:20131213

实质审查的生效
2015-10-28

公开

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