双端口RAM

摘要： 针对采集炮弹发射过程中多路模拟信号存储速度受限的问题,提出基于协处理器配合双口RAM以提高数据存储速度的弹载记录仪。该记录仪采用协处理器与主控制器分别运行、协同工作的方式,主控制器完成数据的存储和上位机回读,协处理器完成待采集信号的采样和信号适配,主控制器和协处理器之间通过双端口RAM实现边采集边存储,改善了传统弹载记录仪主控制器需要分时与不同功能电路模块进行通信与控制所带来的数据传输效率低下的问题。试验验证结果表明,基于协处理器的弹载记录仪实现了3通道100 kHz模拟信号的采集以及经由双口SRAM的乒乓传输,可应用于高过载试验中弹道相关参数在较高数据传输速率情况下的采集与存储。

摘要： 在多处理器架构中,关于双端口存储器访问竞争的解决成为提高系统可靠性的关键技术,本文设计了一种基于有限状态机的双端口存储器访问竞争处理方法.通过有效有限状态机的方式,控制双端口RAM访问权限,按交替轮询的方式分别对双口RAM进行访问,可以避免两端口对同一地址单元操作,并控制竞争访问的发生.该方法对系统时序的匹配要求较低,易于设计,不依赖于存储器的仲裁逻辑,可靠性高,具有较强的移植性,为解决多处理器架构中双口竞争问题提供一种有效的方案.

摘要： Focused on the problem that high speed data transmission rate and storage rate does not match well in data recording device of the telemetry system,a high-speed line type storage solution of NAND FLASH array based on FPGA is proposed. On the logic design,by using the alternating bi-planar cross programmed load sharing technical operations and FPGA -based secondary cache technology,the average rate of data storage is better than 59 MB/S. On the hardware circuit design,the use of balanced compound technology improves the quality of signal transmission,and ensures the data reliability. The system has been successfully applied to certain missile launch recovery test,so the reliability and feasibility has been verified in practice.%针对遥测系统数据记录装置中,高速数据传输速率和存储速率不匹配问题,提出了一种基于FPGA控制的NAND FLASH阵列实现一种高速流水线式存储方案.在逻辑设计上,采用交替双平面交叉编程的分时加操作技术、基于FPGA的二级缓存技术,平均存储速率不低于59 MB/S;在硬件电路上,采用均衡加重技术,提高信号的传输质量,保证数据的可靠性;该系统已成功应用于某导弹发射回收试验,其可靠性和可行性已在工程实践中得到验证.

摘要： 针对电力电子装置产生大量的谐波,以及当前数据采集系统要求的精度高、速度快、路数多的特点,将基于USB3.0的多通道数据采集系统应用于电力电子系统.该系统以FPGA作为主控器,对多路模拟开关和模数转换器进行采集控制;设计了双端口RAM存储ADC的输出数据,并作为USB3.0接口的前端缓存;并编写了LABview数据显示和处理程序.测试结果表明:系统实现了逆变电路电压电流数据的可靠采集、高速稳定传输和显示处理.%In view of a large number of harmonics in power electronic device,and the requirements of high precision,fast speed,more channels in current data acquisition system,the multi-channel data acquisition system based on USB 3.0 was designed and applied in power electronic system.The multi-channel analog multiplexers and analog to digital converter was under the control of Field Programmable Gate Array(FPGA),the acquisition can be achieved.The dual port RAM was designed to store A/D converter''s output data,and can be as the front-end buffer of the USB3.0 interface,and the LABview data display and processing program was written.System analysis results show that the system can achieve reliable data acquisition,high speed transmission,display and process of the voltage signals in inverter circuit.

摘要： 本文阐述了一种基于CPCI总线的双机交互机制的设计与实现方式。设计采用CPCI总线架构，利用CPCI桥接芯片、FPGA芯片与双端口RAM实现双机的连接与通信。本地基于地址映射机制进行逻辑控制，采用高速双端口RAM实现大数据量交互。在讨论设计实现的同时分析了双机通信中的关键问题。采用乒乓操作的中断访问方式替代传统的轮询方式，既提高了通信效率，又增强了系统的可靠性，具有极高的实用价值。

摘要： 随着互联网的发展, 数字电视信号的网络传输得到了越来越多的关注,本文设计与实现了一种基于FPGA和MCU(R8051XC2)的TS over IP系统,并对传统的TS over IP系统进行了改进.此系统通过从标准TS流接口接收TS流,将其以乒乓操作的方式存放在两个双口RAM中,再通过一定方法封装IP包发送至网络,实现了TS流和网络IP数据包的相互转换.通过向系统推送TS流数据并使用抓包软件对经过系统的数据进行分析统计的方法证明,得出以下结论,此系统在相同情况与有限的硬件条件下,相比传统的使用FIFO作为缓冲器的系统,系统运行效率有了明显的提高.本文网络版地址:http://www.eepw.com.cn/article/279225.htm

摘要： 为满足SOE分辨率毫秒甚至微秒级的检测要求,设计了一种高精度SOE信号发生器.通过分析常规信号发生器的原理及其误差来源,得出在硬件方面进行改进是提高信号发生器性能较好的方式.充分结合双端口RAM与复杂可编程逻辑器件(CPLD)电路的优点,设计出高精度信号发生器.高精度信号发生器能够将SOE信号的精度提高至亚纳秒级,为电力自动化装置SOE分辨率的准确检测提供重要基础,满足了用户现场测试的需求.

摘要： 利用FPGA并行实时处理海量图像数据的特点,设计实时直方图均衡增强算法的解决方案,然后根据视频图像相邻两帧直方图高度相似性的特点,改进直方图均衡图像增强算法,并在FPGA中具体实现.

摘要： 针对遥测系统数据记录装置中数据传输速率与存储速率不匹配的问题,提出Flash的并行存储方案,采用交替双平面的编程方式可以使得存储器的存储速率达到单片Flash最高存储速率的2倍,即60 MB/s;对控制单元FPGA内部双端口RAM的逻辑设计进行改进,解决了数据存储异常的现象.在数据回收方面,提出了多备份的设计思想和备用读数接口的设计方案,已在工程应用中得到成功实践,验证了该数据记录装置的可靠性.

摘要： 介绍了一种双CPU系统设计思想,建立了一个共享双端口RAM的双CPU的实时跟随系统,分析了系统的主体结构.

摘要： 介绍了一种双CPU系统设计思想,建立了一个共享双端口RAM的双CPU的实时跟随系统,分析了系统的主体结构.

摘要： 介绍了一种双CPU系统设计思想,建立了一个共享双端口RAM的双CPU的实时跟随系统,分析了系统的主体结构.

摘要： 介绍了一种双CPU系统设计思想,建立了一个共享双端口RAM的双CPU的实时跟随系统,分析了系统的主体结构.

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 结合水电机组振动摆度信号的采集，介绍PC／104平台下对双端口RAM的数据访问和控制，以及Linux操作系统下双端口RAM的驱动程序开发，同时对振动摆度信号采样方法和系统整体结构也做了较详细的说明，为水电机组振摆装置的研制提供一种新的思路和方法。

摘要： 本发明提出了一种基于双端口RAM的数据包排序方法和系统，所述系统包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现所述的基于双端口RAM的数据包排序方法。本发明通过输入状态机和寄存器组的配合，能够将乱序的数据包按序存储到双端口RAM，再通过输出状态机和寄存器组的配合，将数据包按序从双端口RAM读出，从而有效解决了算法模块的多个算法核并行运算后导致的输出数据包顺序乱序的问题。

摘要： 本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。

摘要： 本发明实施例公开了一种双端口RAM的读写控制电路、装置、以及方法，涉及存储器技术领域，为规避双端口RAM的读写冲突问题而发明。所述电路包括：比较电路，用于输出第二端口地址总线信号对应的存储单元读屏蔽信号；非门，用于对第二端口地址总线信号对应的存储单元读屏蔽信号进行非运算；第一与门，第一与门的一路输入端接收非运算后的第二端口地址总线信号对应的存储单元读屏蔽信号，第一与门的另一路输入端接收第二端口的读使能信号，第一与门的输出端连接第二端口的读使能端。本发明实施例可用于芯片电路设计中。

摘要： 本发明属于集成电路技术领域，涉及一种FPGA中使用双端口RAM实现多端口存储单元的电路，所述电路包含FPGA中的双端口存储资源Block RAM和多端口转双端口的逻辑；其中所述逻辑内部采用三倍频外部时钟，实现一个外部时钟周期内可接受多个读写端口访问存储单元的要求。本发明可以同时执行多个端口发起的读写请求，从设计上保证了读写数据的建立保持时间。

摘要： 本发明公开了一种基于SRAM的等效双端口RAM装置，属于数字信号处理技术领域。本发明由输入数据串并变换模块、数据写地址控制模块、SRAM读写控制模块、数据读地址控制模块、输出数据并串变换模块组成。本发明具有支持同时读写、支持大容量缓存、节省成本、应用场景广泛等特点。本发明通过将片外SRAM等效为双端口RAM，解决现有卫星载荷FPGA存储资源不足问题，有利于载荷小型化设计，降低功耗、重量和体积，节省成本，可广泛用于星地、星间通信设备。

摘要： 本发明涉及一种挂接双端口RAM的SpaceWire总线通讯的容错方法及系统，通过对RAM存储区进行分区设计，实现了RAM存储的冗余备份设计，并根据SpaceWire总线通讯协议格式，设计以RAM存储数据为中心的SpaceWire总线通讯故障的判别方式，对通讯故障提出了双端口RAM存储区切换和SpaceWire通讯控制器切换的两级故障处理策略，解决了SpaceWire通讯失败的问题，提高了挂接双端口RAM的SpaceWire总线通讯的可靠性。

摘要： 本发明提出了一种基于双端口RAM的数据包排序方法和系统，所述系统包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现所述的基于双端口RAM的数据包排序方法。本发明通过输入状态机和寄存器组的配合，能够将乱序的数据包按序存储到双端口RAM，再通过输出状态机和寄存器组的配合，将数据包按序从双端口RAM读出，从而有效解决了算法模块的多个算法核并行运算后导致的输出数据包顺序乱序的问题。

摘要： 用于双端口RAM的伪差分读方案。存储器读系统包括具有多个双端口存储单元的存储器列，双端口存储单元由分开的读字线和组织成上部和下部读位线部分的读位线结构所控制。此外，存储器读系统还包括耦连到读位线结构的伪差分存储器读单元，其中上部和下部读位线部分分别控制相应上部和下部局部位线以提供用于存储器列的全局位线。还包括读取存储器的方法。

摘要： 本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。

摘要： 本实用新型涉及一种基于双端口RAM的隔离卡装置，其包括连接相互隔离的两个网络的两个PCI卡模块，所述两个PCI卡模块通过用于保存相互隔离网络间待交换数据的双端口RAM相互连接，所述两个PCI卡模块及双端口RAM同时连接至一用于所述PCI卡模块内本地总线与所述双端口RAM之间总线匹配以及实现数据摆渡控制逻辑的复杂可编程逻辑模块。现有的隔离卡装置传输效率低下，而采用以太网交换芯片法或SCSI控制器法会使协议隔离不彻底或开发周期长且复杂，本实用新型在不改变原有网络拓扑结构和隔离功能的基础上，提高网络数据安全交换速率，并提高安全管控性能。