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首页> 外文会议>2010 27th International Conference on Microelectronics Proceedings >Voltage scaling limitations and challenges of memory-rich nanoscale CMOS LSIs
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Voltage scaling limitations and challenges of memory-rich nanoscale CMOS LSIs

机译：电压缩放限制和存储器丰富的纳米级CMOS LSI面临的挑战

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The minimum operating voltage, Vmin, of memory-rich nanoscale CMOS LSIs is investigated to open the door to the below 0.5-V era. A new method using speed variation is proposed to evaluate Vmin. It shows that Vmin is very sensitive to the threshold-voltage variations, ΔVt, which become more significant with device scaling, and to the lowest necessary threshold voltage, Vt0, of MOSFETs. As a result of comparing the VminS of logic, SRAM, and DRAM blocks, it turns out that the SRAM block is problematic because it has the highest Vmin despite using RAM repair techniques. Various techniques are thus reviewed, including shortening the data line, up-sizing, and using more relaxed MOSFET scaling. To further reduce the VminS of the blocks, ΔV┌immune MOSFETs such as a planar fully-depleted structure (FD-SOI) and fin-type structure (FinFET), and low-Vt0 circuits are discussed, showing the below 0.5-V era feasible to come.
机译：研究了存储器丰富的纳米级CMOS LSI的最小工作电压V min ，以打开低于0.5V时代的大门。提出了一种利用速度变化来评价V min 的新方法。结果表明，V min 对阈值电压变化ΔV t 非常敏感，该变化随器件规模的增大而变得越来越大，并且对最低必要阈值电压V < MOSFET的inf> t0 。比较逻辑，SRAM和DRAM块的V min S的结果，发现SRAM块是有问题的，因为尽管使用了它，但它具有最高的V min RAM修复技术。因此，对各种技术进行了回顾，包括缩短数据线，扩大尺寸以及使用更宽松的MOSFET缩放比例。为了进一步降低模块的V min S，采用ΔV┌免疫MOSFET，例如平面全耗尽结构（FD-SOI）和鳍型结构（FinFET），以及低V t0 电路，显示了低于0.5V的可行时代。

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