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Layout Optimization at the Pinnacle of Optical Lithography

机译：光学光刻的顶峰布局优化

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This paper attempts to shed more light on the widely acknowledged need to improve the manufacturability of integrated chip layouts for sub-100nm technology nodes. After reviewing the parametric performance targets and time constraints of the 65nm and 45nm technology nodes, the paper elaborates on the principles of popular resolution enhancement techniques, their impact on chip layouts, and the opportunity for broad layout improvement which they afford. Finally, the viability and feasibility of layout optimization based on a design-for-manufacturability mantra and enabled through 'radically design restrictions' is explored.
机译：本文试图进一步阐明人们公认的提高100纳米以下技术节点集成芯片布局的可制造性的需求。在回顾了65nm和45nm技术节点的参数性能目标和时间限制后，本文详细阐述了流行的分辨率增强技术的原理，它们对芯片布局的影响以及它们提供的广泛布局改进的机会。最后，探讨了基于可制造性设计原则并通过“激进的设计限制”实现布局优化的可行性和可行性。

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