Body-biasing; 65nm; Nano-scale; Sub-threshold;
机译:用于HL-LHC应用的65nm CMOS技术中的带隙基准电路设计
机译:用于HL-LHC应用的65nm CMOS技术中的带隙基准电路设计
机译:体偏置-电路级方法可减少低功率CMOS电路中的泄漏
机译:最佳的本体偏置,可在65nm CMOS技术中最大化电路性能
机译:采用65nm CMOS技术的W波段前端集成电路。
机译:机械上灵活的高性能CMOS逻辑电路
机译:采用反向体偏置(RBB)的高达400°C高温的pD-sOI CmOs技术的模拟电路设计