Enabling CMOS Scaling Towards 3nm and Beyond

机译：使CMOS缩放比例达到3nm甚至更高

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We look at several scaling boosters necessary to accomplish CMOS area scaling towards the 2nm node. We consider aspects of standard cell area scaling, transistor architecture, SRAM, and BEOL. We also demonstrate integrated flows and hardware feasibility for such scaling boosters.

机译：我们研究了实现向2nm节点的CMOS面积缩放所必需的几个缩放增强器。我们考虑了标准单元面积缩放，晶体管架构，SRAM和BEOL的各个方面。我们还演示了此类缩放增强器的集成流程和硬件可行性。

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来源
《IEEE Symposium on VLSI Technology》|2018年|147-148|共2页
会议地点
作者
A. Mocuta; P. Weckx; S. Demuynck; D. Radisic; Y. Oniki; J. Ryckaert;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类
关键词
Computer architecture; Microprocessors; Logic gates; Random access memory; Standards; Metals; Business process re-engineering;

机译：计算机体系结构;微处理器;逻辑门;随机存取存储器;标准;金属;业务流程重组;

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