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首页> 外文会议>IEEE International Electronics Manufacturing Technology Conference >Predictive method for simultaneous switching output jitter of DDR for FPGA
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Predictive method for simultaneous switching output jitter of DDR for FPGA

机译：用于FPGA的DDR同时切换输出抖动的预测方法

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Memory system level Simultaneous Switching Output (SSO) timing variation analysis requires a significantly large amount of simulation time and computing resource. Double Data Rate Synchronous Dynamic Random Access Memory (DDR DRAM) signal integrity analysis requires a complex model that includes numerous data signals, package routing model and Power Delivery Network (PDN) models. Besides, signal analysis and optimization requires multiple simulation iterations. Generally, Field Programmable Gate Array (FPGA) comes in a package matrix where one FPGA device has a few different package types of Input/output (I/O) counts and DDR counts to suit its application. Hence, FPGA needs a long SSO analysis time to cover these package variations. This resulted in a long product cycle time for FPGA. This paper discusses a methodology to build a predictive tool for DDR's SSO noise estimation based on IO mutual inductance (L) coupling and PDN performance calculations of different packages. The test vehicle used was a low cost FPGA with DDR3 600Mbps of x16 DQ in a wirebond package. The correlation between the SSO predictive tool and characterization measurement is also discussed in this paper.
机译：内存系统级同时切换输出（SSO）定时变化分析需要大量的模拟时间和计算资源。双数据速率同步动态随机存取存储器（DDR DRAM）信号完整性分析需要复杂的模型，包括许多数据信号，包路由模型和电力传递网络（PDN）模型。此外，信号分析和优化需要多个模拟迭代。通常，现场可编程门阵列（FPGA）采用包矩阵，其中一个FPGA设备具有几种不同的封装类型的输入/输出（I / O）计数和DDR计数以适应其应用。因此，FPGA需要长SSO分析时间来覆盖这些包装变化。这导致FPGA的长期产品循环时间。本文讨论了基于IO互感（L）耦合和不同包的PDN性能计算的基于IO互感（L）耦合和PDN性能计算构建DDR的SSO噪声估计预测工具的方法。使用的试验车是一种低成本的FPGA，在线键封装中具有DDR3 600Mbps X16 DQ。本文还讨论了SSO预测工具和表征测量之间的相关性。

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