3200 Mbps DDR4 PHY的物理设计优化

任小敏; 苏皆磊; 倪哲勤; 王琴

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3200 Mbps DDR4 PHY的物理设计优化

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以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.

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来源
《微电子学与计算机》 |2019年第7期|1-5|共5页
作者
任小敏; 苏皆磊; 倪哲勤; 王琴;
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作者单位

上海交通大学电子信息与电气工程学院;

上海200240;

世芯电子有限公司;

上海200030;

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原文格式 PDF
正文语种 chi
中图分类微电子学、集成电路（IC）;
关键词
DDR4PHY; 时钟树综合; 多源时钟树结构; 多位缓冲器;

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