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Integration Challenges for CMP of Copper

机译：铜CMP的集成挑战

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As the minimum feature size of microelectronic devices shrinks down to 130 nm, copper has been successfully adopted into logic applications. Copper requires damascene processing, which involves etching features into a dielectric substrate, filling the features with metal, and removing any excess metal. Therefore, chemical-mechanical planarization (CMP) is a key process in the final definition of the inlaid copper wires on a circuit. A second advance in the back-end processing of copper is the changing of the dielectric from SiO_2 to a low-κ material, which allows a thicker layer of dielectric to be used. low-κ dielectric films have much lower mechanical properties than SiO_2; consequently, this poses new challenges in developing integration schemes.
机译：随着微电子器件的最小特征尺寸缩小至130 nm，铜已成功地应用于逻辑应用。铜需要进行大马士革加工，包括将特征蚀刻到介电基板中，用金属填充特征并去除多余的金属。因此，化学机械平面化（CMP）是在电路上镶嵌铜线的最终定义中的关键过程。铜的后端处理的第二个进步是将电介质从SiO_2更改为低κ材料，从而可以使用更厚的电介质层。低κ介电膜的机械性能比SiO_2低得多；因此，这对开发集成方案提出了新的挑战。

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