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Design of High Speed Carry Select Adder using Modified Parallel Prefix Adder

机译：使用修改的并行前缀加法器设计高速携带选择加法器

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We have proposed a modified Carry Select Adder (CSLA) structure which uses a parallel prefix structure with Binary to Excess – 1 converter (BEC). The proposed adder has been compared with Conventional, BEC, Brent – Kung (BK), Ladner – Fischer (LF) and Kogge – Stone (KS) based CSLA in terms of area, power consumption and performance. The proposed CSLA shows a significant decrease in the area and power compared to KS based CSLA. Particularly, the proposed CSLA structure exhibit significant improvement in speed by 54.41%, 7.95%, 7.82% to Conventional CSLA, 65.75%, 24.65%, 21.61% to BEC-CSLA, 50.79%, 13.83%, 9.30% to BK-CSLA, 43.12%, 8.99%, 5.35% to LF-CSLA, 44.64%, 10.50%, 6.30% to KS-CSLA for 4 bit, 8 bit and 16 bit respectively. All the CSLA structures are designed using Verilog HDL, simulations and synthesis have been performed in Cadence tool using 0.18 μm CMOS technology.
机译：我们提出了一种修改的携带选择加法器（CSLA）结构，该结构使用并行前缀结构与二进制到过量转换器（BEC）。在面积，功耗和性能方面，拟议的加法器已与常规，BEC，BEND-KUNG（BK），梯子 - 费氏（LF）和Kogge - Stone（KS）的CSLA进行比较。与基于KS的CSLA相比，所提出的CSLA显示该区域和功率的显着降低。特别是，所提出的CSLA结构对常规CSLA的速度显着提高54.41％，7.95％，7.82％，65.75％，24.65％，21.61％至BEC-CSLA，50.79％，13.83％，9.30％至BK-CSLA， 44.12％，8.95％，5.95％，5.35％，44.64％，10.50％，6.30％至Ks-CSLA分别为4位，8位和16位。所有CSLA结构都是使用Verilog HDL设计的，使用0.18μmCMOS技术在Cadence工具中进行了模拟和合成。

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