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Evaluation of process parameter space of bulk FinFETs using 3D TCAD

机译：使用3D TCAD评估块FinFET的工艺参数空间

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Using full 3D TCAD, an evaluation of process parameter space of bulk FinFET is presented from the point of view of DRAM, SRAM and I/O applications. Process and device simulations are performed with varying uniform fin doping, anti-punch implant dose and energy, fin width, fin height and gate oxide thickness. Bulk FinFET architecture with anti-punch implant is introduced beneath the channel region to reduce the punch-through and junction leakage. For 30 nm bulk FinFET, anti-punch implant with low energy of 15 to 25 keV and dose of 5.0 × 10~(-13) to 1.0 × 10~(14) cm~(-2) is beneficial to effectively suppress the punch-through leakage with reduced GIDL and short channel effects. Our simulations show that bulk FinFETs are approximately independent of back bias effect. With identical fin geometry, bulk FinFETs with anti-punch implant show same I_(ON)-I(OFF) behavior and approximately equal short channel effects like SOI FinFETs.
机译：使用完整的3D TCAD，从DRAM，SRAM和I / O应用的角度对块FinFET的工艺参数空间进行了评估。通过改变均匀的鳍片掺杂，抗穿孔注入剂量和能量，鳍片宽度，鳍片高度和栅极氧化层厚度来执行工艺和器件仿真。在沟道区下方引入了具有抗打孔注入的体FinFET架构，以减少穿通和结泄漏。对于30 nm的FinFET，低能量15至25 keV且剂量为5.0×10〜（-13）至1.0×10〜（14）cm〜（-2）的抗打孔注入有利于有效抑制打孔-通过泄漏减少了GIDL和短通道效应。我们的仿真表明，体FinFET大约与背偏置效应无关。具有相同的鳍形几何形状，带有抗穿孔注入的体FinFET具有相同的I_（ON）-I（OFF）行为，并且具有与SOI FinFET相同的短沟道效应。

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