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【24h】

Cu/Low-k配線対応CMPプロセスの開発: 低選択バリアメタル研磨による表面段差是正の検討

机译：用于铜/低k布线的CMP工艺的开发：通过低选择性阻挡金属抛光来检查表面台阶校正

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摘要

シリコン（Si）半導体デバイスは，Si基板表面に形成される電界rn効果型トランジスタ素子とそれらを接続する多層配線により回rn路構成される，トランジスタ素子寸法を3年毎に70%，チップrn面積としては50%に縮小すること（デザインルール)で，ULSIrn（ultra large scale integration)の高速化,低消費電力化，そしてrn高密度素子化を実現してきた．配線構造は，微細化と高密度化rnが進み，配線の近接配置と延長化が図られてきた．
机译：硅（Si）半导体装置由形成在Si基板的表面上的场效应型晶体管元件和连接它们的多层布线构成，该晶体管元件的尺寸每3年为70％，芯片面积为3倍。结果，通过将尺寸减小到50％（设计规则），以高速，低功耗和高密度rn元件实现了ULSIrn（超大规模集成）。配线结构已被小型化和致密化，并且配线被放置为靠近并延伸。

著录项

  • 来源
    《精密工学会誌》 |2009年第9期|1073-1077|共5页
  • 作者

    山田洋平; 小西信博; 大嶽　敦; 黒河周平; 土肥俊郎;

  • 作者单位

    （株）日立製作所（東京都青梅市新町6-16-3） 九州大学大学院工学研究院（福岡県福岡市西区元岡744）;

    （株）日立製作所（東京都青梅市新町6-16-3）;

    （株）日立製作所（茨城県日立市大みか町7-1-1）;

    九州大学大学院工学研究院（福岡県福岡市西区元岡744）;

    九州大学大学院工学研究院（福岡県福岡市西区元岡744）;

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