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首页> 外文期刊>IEEE transactions on very large scale integration (VLSI) systems >A 10-Gb/s 20-ps Delay-Range Digitally Controlled Differential Delay Element in 45-nm SOI CMOS
【24h】

A 10-Gb/s 20-ps Delay-Range Digitally Controlled Differential Delay Element in 45-nm SOI CMOS

机译：在45-NM SOI CMOS中的10 GB / s 20-PS延时范围数字控制差分延迟元件

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This brief presents a 4-bit digitally controlled differential delay element (DCDE) with high-speed and high-resolution capability, two challenging requirements in the design of delay elements. Two input bits, inside the differential current-mode logic (CML) DCDE, regulate its bias current and the resistive load, while the other two bits configure the output capacitive load enabling the presented DCDE to achieve a phase shift of 20 ps and an average resolution of 1.25 ps. Designed in 45-nm silicon-on-insulator (SOI) CMOS, the DCDE dissipates 4 mW of power under maximum biasing condition and can operate up to 10 Gb/s while adding only 0.6 ps of root-mean-square jitter to the delayed input. To the best of authors knowledge, the designed DCDE is the first 4-bit low-jitter 10-Gb/s variable-load CML DCDE offering a time resolution of 1.25 ps, making it a suitable candidate for high-speed and high-resolution applications.
机译：本发明简介，具有高速和高分辨率能力的4位数字控制差分延迟元件（DCDE），在延迟元件的设计中有两个具有挑战性的要求。两个输入位，在差分电流模式逻辑（CML）DCDE内，调节其偏置电流和电阻负载，而另外两位配置输出电容负载，使呈现的DCDE能够实现20 ps的相移和平均值分辨率为1.25 ps。 DCDE设计在45-NM硅 - 绝缘体（SOI）CMOS中，DCDE在最大偏置条件下消散4兆瓦的功率，可在最高可达10 GB / s的同时在延迟中增加0.6ps的根均方抖动输入。据作者所知，设计的DCDE是第一个4位低抖动10-GB / S可变负载CML DCDE，提供1.25 PS的时间分辨率，使其成为高速和高分辨率的合适候选者应用程序。

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