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【24h】

高速ADCと高速FPGAを接続する新規格:JESD204B対応の新しい2チャネル16ビットADC

机译:连接高速ADC和高速FPGA的新标准:与JESD204B兼容的新型2通道16位ADC

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摘要

従来の高速ADCには,変換値の各ビットをそのまま出力するパラレル方式が多く用いられてきた.その中で、最近用いられているのが、パラレルLVDSだ.波形歪みやノイズの影響が少なく,パラレルCMOSより高速化が可能だ.原理的にはビット数の2倍の信号線が必要だが,変換値を2回に分けて出力する多重化方式と,1クロックに2回出力するDDR方式によって,信号線数はパラレルCMOSと同等にできる.
机译:在传统的高速ADC中,经常使用一种并行方法来输出转换值的每一位。其中,最近使用并行LVDS。它受波形失真和噪声的影响较小,并且比并行CMOS更快。原则上,需要的信号线数量是位数的两倍,但是由于多路复用方法将转换后的值输出两次,而DDR方法在一个时钟中输出两次,因此信号线的数量与并行CMOS的数量相同。可以做到。

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