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Fabrication of high performance 3C-SiC vertical MOSFETs by reducing planar defects

机译：通过减少平面缺陷来制造高性能3C-SiC垂直MOSFET

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The planar defect density of 3C-SiC can be reduced by growing it on undulant-Si substrates. However, specific stacking faults (SFs) remain, that expose the Si-face on the (001) surface. These residual SFs increase the leakage current in devices made with 3C-SiC. They can be eliminated using an advanced SF-reduction method called switch-back epitaxy (SBE) that combines polarity conversion with homoepitaxial growth. Vertical metal-oxide-semiconductor field-effect-transistors (MOSFETs) are fabricated on 3C-SiC with SBE, varying in size from a single cell with an area of (30 x 30) mu m(2) to 12,000 hexagonal cells on a (3 x 3) mm(2) chip. The MOSFET characteristics suggest that currents greater than 100 A are realistic for blocking voltages of 6001-1,200 V by increasing the number of cells with reduced cell-pitch. The combination of blocking voltage capability with a demonstrable high current capacity shows that 3C-SiC is well-suited for use in vertical MOSFETs for high- and medium-power electronic applications. (C) 2008 WILEY-VCH Verlag GmbH & Co. KGaA, Weinheim.
机译：可以通过在凹凸硅衬底上生长3C-SiC来降低平面缺陷密度。但是，仍然存在特定的堆叠缺陷（SF），这些缺陷使（001）表面上的Si面暴露出来。这些残留的SF会增加用3C-SiC制成的器件的泄漏电流。可以使用称为折返外延（SBE）的先进的SF减少方法消除它们，该方法结合了极性转换和同质外延生长。垂直金属氧化物半导体场效应晶体管（MOSFET）使用SBE在3C-SiC上制造，尺寸从具有（30 x 30）μm（2）面积的单个单元到12,000个六角形单元的大小不等。 （3 x 3）mm（2）芯片。 MOSFET的特性表明，通过增加单元间距减少的单元数量，对于阻止6001-1,200 V的电压而言，大于100 A的电流是现实的。阻断电压能力与可证明的高电流能力的结合表明3C-SiC非常适合用于高功率和中功率电子应用的垂直MOSFET。 （C）2008 WILEY-VCH Verlag GmbH＆Co. KGaA，Weinheim。

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