一种三应变三多晶平面BiCMOS集成器件及制备方法

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种三应变、三多晶平面 BiCMOS集成器件及制备方法。

背景技术

1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而 诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、 信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改 造自然的工具，而且还开拓了一个广阔的发展空间。

半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促 使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发 展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工 业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

硅材料作为半导体材料应用经历了50多年，传统的Si CMOS和BiCMOS 技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电 路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的 半导体市场中，都是Si基集成电路。

但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及 材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征 尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、 量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、 开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严 重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率 特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺 制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、 高速电子系统的需求。

为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如： GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs 和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大 直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象 SiO2那样的钝化层等因素限制了它的广泛应用和发展。

由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集 成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术， 虽然双极晶体管采用了SiGe HBT，但是对于制约BiCMOS集成电路频率特性 提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进 一步提升。

发明内容

本发明的目的在于提供一种三应变、三多晶平面BiCMOS集成器件及制 备方法，以实现利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe 分别作为NMOS和PMOS器件的导电沟道，有效地提高BiCMOS器件及其集 成电路的性能。

本发明的目的在于提供一种三应变、三多晶平面BiCMOS集成器件，应变 Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及三多晶SiGe HBT 器件。

进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。

进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。

进一步、PMOS器件采用量子阱结构。

进一步、SiGe HBT器件的基区为应变SiGe材料。

进一步、SiGe HBT器件的发射极、基极和集电极都采用多晶硅材料。

进一步、SiGe HBT器件制备过程采用自对准工艺，并为全平面结构。

本发明的目的在于提供一种三应变、三多晶平面BiCMOS集成器件的制备 方法，该制备方法包括如下步骤：

第一步、选取掺杂浓度为5×10¹⁴～5×10¹⁵cm^-3的P型Si片作为衬底；

第二步、在衬底表面热氧化一厚度为300～500nm的SiO₂层，光刻埋层区 域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活 杂质，形成N型重掺杂埋层区域；

第三步、去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁶～ 1×10¹⁷cm^-3的Si层，厚度为2～3μm，作为集电区；

第四步、在衬底表面热氧化一层厚度为300～500nm的SiO₂层，光刻隔离 区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用 化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO₂，用化学机 械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；

第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面 淀积一层厚度为500~700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行 磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区 域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；

第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在 600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20~40nm； 第二层为P型Poly-Si层，厚度为200~400nm，掺杂浓度为1×10²⁰～1×10²¹cm^-3；

第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在 600～800℃，在衬底表面淀积SiO₂层，厚度为200~400nm，利用化学机械抛光 （CMP）的方法去除Poly-Si表面的SiO₂；

第八步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN 层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si 层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层 SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；

第九步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利 用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe 基区，Ge组分为15~25％，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，厚度为20~60nm；

第十步、光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600～800℃， 在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化 学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成 发射极和集电极；

第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面 淀积SiO₂层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内 的Poly-Si的掺杂浓度，使其达到1×10¹⁹~1×10²⁰cm^-3，最后去除表面的SiO₂层；

第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面 淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；在衬底 表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；

第十三步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件 有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积 （CVD）的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～ 400nm的P型Si缓冲层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第二层是厚度为 1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%， 掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第三层是Ge组分为15～25％，厚度为200～ 400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，第四层是厚度为15～ 20nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的 沟道，形成NMOS器件有源区；

第十四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面淀积一层SiO₂，光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件 有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中利用化学汽相淀积 （CVD）的方法，在600～750℃，选择性外延生长三层材料：第一层是厚度为 1.9～2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第二层是厚 度为12～15nm的N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组 分为15～25%；第三层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有 源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；

第十五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面淀积一层厚度为3～5nm的SiO₂，作为NMOS器件和PMOS器件的栅介质层， 然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层 厚度为200～300nm的Poly-Si，刻蚀Poly-Si和SiO₂层，形成NMOS器件和PMOS 器件的虚栅；

第十六步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入， 形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS 器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）；

第十七步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面上淀积一层厚度为3～5nm的SiO₂，利用干法刻蚀，刻蚀衬底表面上的SiO₂， 保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS 器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5× 10¹⁹～1×10²⁰cm^-3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS 器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^-3的PMOS 器件源漏区；

第十八步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面淀积一层厚度为400～500nm的SiO₂层；利用化学机械抛光（CMP）方法平 整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀 虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～ 800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD） 的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属， 以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件 和PMOS器件栅极；

第十九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面 淀积SiO₂层，光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形 成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成漏极、源极 和栅极金属引线，构成导电沟道为22～45nm的三应变、三多晶平面BiCMOS 集成器件。

进一步、该制备方法中三应变、三多晶平面BiCMOS集成器件制造过程中 所涉及的最高温度根据第十二步、第十三步、第十四步、第十六步、第十七步、 第十八步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。

本发明的另一目的在于提供一种三应变、三多晶平面BiCMOS集成电路的 制备方法，包括如下步骤：

步骤1，外延生长的实现方法为：

（1a）选取掺杂浓度为5×10¹⁴cm^-3的P型Si片，作为衬底；

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退 火90min激活杂质，形成N型重掺杂埋层区域；

步骤2，隔离区制备的实现方法为：

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si 层，厚度为2μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为 3μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽 隔离；

步骤3，集电极接触区制备的实现方法为：

（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应 淀积一层厚度为500nm的SiO₂层；

（3b）光刻集电极接触区窗口；

（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹cm^-3，形成 集电极接触区域；

（3d）将衬底在950℃温度下，退火120s，进行杂质激活；

步骤4，基区接触制备的实现方法为：

（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃， 在衬底表面淀积一层厚度为20nm的SiO₂层；

（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×10²⁰cm^-3；

（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO₂层，厚 度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN 层，厚度为50nm；

（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；

（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 SiN层，厚度为10nm；

步骤5，基区材料制备的实现方法为：

（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；

（5b）利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域；

（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生 长SiGe基区，Ge组分为15％，掺杂浓度为5×10¹⁸cm^-3，厚度为20nm；

步骤6，发射区制备的实现方法为：

（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在 衬底表面淀积Poly-Si，厚度为200nm；

（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集 电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；

（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层；

（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔 内的Poly-Si的掺杂浓度，使其达到1×10¹⁹cm^-3，最后去除表面的SiO₂层；

步骤7，SiGe HBT形成的实现方法为：

（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层，在950℃温度下退火120s，激活杂质，形成SiGe HBT；

（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO₂层；

步骤8，NMOS器件外延材料制备的实现方法为：

（8a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源 区刻蚀出深度为1.92μm的深槽；

（8b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm^-3；

（8c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部 Ge组分是25%，掺杂浓度为5×10¹⁵cm^-3；

（8d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 ×10¹⁶cm^-3；

（8e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为 NMOS器件的沟道；

步骤9，PMOS器件有源区制备的实现方法为：

（9a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiO₂；

（9b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区 刻蚀出深度为2.82μm的深槽；

（9c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度为2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁷cm^-3；

（9d）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂 浓度为5×10¹⁷cm^-3；

（9e）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；

（9f）利用湿法腐蚀，刻蚀掉表面的层SiO₂；

步骤10，MOS虚栅制备的实现方法为：

（10a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚 度为3.5nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层；

（10b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS 器件虚栅；

（10c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成 掺杂浓度为1×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

（10d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成 掺杂浓度为1×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）；

步骤11，NMOS器件和PMOS器件源漏区制备的实现方法为：

（11a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积 一层厚度为5nm的SiO₂；

（11b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分， 形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；

（11c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对 准生成杂质浓度为5×10¹⁹cm^-3的NMOS器件源区和漏区；

（11d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对 准生成杂质浓度为5×10¹⁹cm^-3的PMOS器件源区和漏区；

步骤12，NMOS器件和PMOS器件栅制备的实现方法为：

（12a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为500nm的SiO₂层；

（12b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻 蚀表面SiO₂至虚栅上表面，露出虚栅；

（12c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；

（12d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiON，厚度为5nm；

（12e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；

（12f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合 栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS 器件栅极；

步骤13，构成BiCMOS集成电路的实现方法为：

（13a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层；

（13b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金 属硅化物；

（13c）淀积金属，光刻引线，形成NMOS器件漏极金属引线、源极金属 引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引 线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电 沟道为45nm的三应变、三多晶平面BiCMOS集成器件及电路。

本发明具有如下优点：

1．本发明制备的三应变、三多晶平面BiCMOS集成器件中，PMOS器件 应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提 升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的 张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发 明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS 集成器件及其电路性能优异；

2．本发明制备的三应变、三多晶平面BiCMOS集成器件，采用选择性外 延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应 变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性 能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；

3．本发明制备的三应变、三多晶平面BiCMOS集成器件中，为了有效抑 制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器 件性能；

4．本发明制备的三应变、三多晶平面BiCMOS集成器件中，PMOS器件 为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相 比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si 帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了 BiCMOS集成器件和电路的可靠性；

5．本发明制备的三应变、三多晶平面BiCMOS集成器件中，采用高介电 常数的SiON代替传统的纯SiO₂做栅介质，增强了器件的栅控能力，提高了器 件的可靠性；

6．本发明制备的三应变、三多晶平面BiCMOS集成器件中，采用了金属 栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结 构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的 电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；

7．本发明制备的三应变、三多晶平面BiCMOS集成器件过程中，SiGe HBT 采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率 特性；

8.本发明制备的三应变、三多晶平面BiCMOS集成器件，SiGe HBT的发 射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了 器件有源区的面积，从而减小器件尺寸，提高电路的集成度。

附图说明

图1是本发明提供的三应变、三多晶平面BiCMOS集成器件及电路制备方 法的实现流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅 仅用以解释本发明，并不用于限定本发明。

本发明实施例提供了一种三应变、三多晶平面BiCMOS集成器件，应变 Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及三多晶SiGe HBT 器件。

作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿 沟道方向为张应变。

作为本发明实施例的一优化方案，PMOS器件导电沟道为应变SiGe材料, 沿沟道方向为压应变。

作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。

作为本发明实施例的一优化方案，SiGe HBT器件的发射极、基极和集电极 都采用多晶硅材料。

作为本发明实施例的一优化方案，SiGe HBT器件制备过程采用自对准工 艺，并为全平面结构。

以下参照附图1，对本发明制备三应变、三多晶平面BiCMOS集成器件及 电路的工艺流程作进一步详细描述。

实施例1：制备导电沟道为45nm的三应变、三多晶平面BiCMOS集成器 件及电路，具体步骤如下：

步骤1，外延生长。

（1a）选取掺杂浓度为5×10¹⁴cm^-3的P型Si片，作为衬底；

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退 火90min激活杂质，形成N型重掺杂埋层区域。

步骤2，隔离区制备。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si 层，厚度为2μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为 3μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽 隔离。

步骤3，集电极接触区制备。

（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应 淀积一层厚度为500nm的SiO₂层；

（3b）光刻集电极接触区窗口；

（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹cm^-3，形成 集电极接触区域；

（3d）将衬底在950℃温度下，退火120s，进行杂质激活。

步骤4，基区接触制备。

（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃， 在衬底表面淀积一层厚度为20nm的SiO₂层；

（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×10²⁰cm^-3；

（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO₂层，厚 度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN 层，厚度为50nm；

（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；

（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 SiN层，厚度为10nm。

步骤5，基区材料制备。

（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；

（5b）利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域；

（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生 长SiGe基区，Ge组分为15％，掺杂浓度为5×10¹⁸cm^-3，厚度为20nm。

步骤6，发射区制备。

（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在 衬底表面淀积Poly-Si，厚度为200nm；

（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集 电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；

（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层；

（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔 内的Poly-Si的掺杂浓度，使其达到1×10¹⁹cm^-3，最后去除表面的SiO₂层。

步骤7，SiGe HBT形成。

（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层，在950℃温度下退火120s，激活杂质，形成SiGe HBT；

（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO₂层。

步骤8，NMOS器件外延材料制备。

（8a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源 区刻蚀出深度为1.92μm的深槽；

（8b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm^-3；

（8c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部 Ge组分是25％，掺杂浓度为5×10¹⁵cm^-3；

（8d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 ×10¹⁶cm^-3；

（8e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为 NMOS器件的沟道。

步骤9，PMOS器件有源区制备。

（9a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiO₂；

（9b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区 刻蚀出深度为2.82μm的深槽；

（9c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度为2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁷cm^-3；

（9d）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂 浓度为5×10¹⁷cm^-3；

（9e）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；

（9f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。

步骤10，MOS虚栅制备。

（10a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚 度为3.5nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层；

（10b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层 厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS 器件虚栅；

（10c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成 掺杂浓度为1×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

（10d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成 掺杂浓度为1×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。

步骤11，NMOS器件和PMOS器件源漏区制备。

（11a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积 一层厚度为5nm的SiO₂；

（11b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分， 形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；

（11c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对 准生成杂质浓度为5×10¹⁹cm^-3的NMOS器件源区和漏区；

（11d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对 准生成杂质浓度为5×10¹⁹cm^-3的PMOS器件源区和漏区。

步骤12，NMOS器件和PMOS器件栅制备。

（12a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为500nm的SiO₂层；

（12b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻 蚀表面SiO₂至虚栅上表面，露出虚栅；

（12c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；

（12d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiON，厚度为5nm；

（12e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；

（12f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合 栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS 器件栅极。

步骤13，构成BiCMOS集成电路。

（13a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层；

（13b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金 属硅化物；

（13c）淀积金属，光刻引线，形成NMOS器件漏极金属引线、源极金属 引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引 线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电 沟道为45nm的三应变、三多晶平面BiCMOS集成器件及电路。

实施例2：制备导电沟道为30nm的三应变、三多晶平面BiCMOS集成器 件及电路，具体步骤如下：

步骤1，外延生长。

（1a）选取掺杂浓度为1×10¹⁵cm^-3的P型Si片，作为衬底；

（1b）在衬底表面热氧化一层厚度为400nm的SiO₂层；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在900℃，退 火60min激活杂质，形成N型重掺杂埋层区域。

步骤2，隔离区制备。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为5×10¹⁶cm^-3的Si 层，厚度为2.5μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为400nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为 4μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽 隔离。

步骤3，集电极接触区制备。

（3a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面应 淀积一层厚度为600nm的SiO₂层；

（3b）光刻集电极接触区窗口；

（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为5×10¹⁹cm^-3，形成 集电极接触区域；

（3d）将衬底在1000℃温度下，退火60s，进行杂质激活。

步骤4，基区接触制备。

（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃， 在衬底表面淀积一层厚度为30nm的SiO₂层；

（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层 P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×10²⁰cm^-3；

（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO₂层，厚 度为300nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN 层，厚度为80nm；

（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；

（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层 SiN层，厚度为15nm。

步骤5，基区材料制备。

（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；

（5b）利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域；

（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生 长SiGe基区，Ge组分为20％，掺杂浓度为1×10¹⁹cm^-3，厚度为40nm；

步骤6，发射区制备。

（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在700℃，在 衬底表面淀积Poly-Si，厚度为300nm；

（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集 电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；

（6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO₂层；

（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔 内的Poly-Si的掺杂浓度，使其达到5×10¹⁹cm^-3，最后去除表面的SiO₂层。

步骤7，SiGe HBT形成。

（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO₂层，在1000℃温度下退火60s，激活杂质，形成SiGe HBT；

（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一 SiO₂层。

步骤8，NMOS器件外延材料制备。

（8a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源 区刻蚀出深度为1.92μm的深槽；

（8b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长厚度为300nm的P型Si缓冲层，掺杂浓度为1×10¹⁶cm^-3；

（8c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长厚度为1.8μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge 组分是20%，掺杂浓度为1×10¹⁶cm^-3；

（8d）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为1× 10¹⁷cm^-3；

（8e）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长厚度为18nm的P型应变Si层，掺杂浓度为1×10¹⁷cm^-3作为NMOS 器件的沟道。

步骤9，PMOS器件有源区制备。

（9a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层SiO₂；

（9b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区 刻蚀出深度为2.42μm的深槽；

（9c）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源 区选择性的生长一层厚度为2.4μm的N型弛豫Si层，掺杂浓度为1×10¹⁷cm^-3；

（9d）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源 区选择性的生长一层厚度为14nm的N型应变SiGe层，Ge组分为20%，掺杂 浓度为1×10¹⁷cm^-3；

（9e）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源 区选择性的生长一层厚度4nm的本征弛豫Si帽层，形成PMOS器件有源区；

（9f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。

步骤10，MOS虚栅制备。

（10a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积厚 度为4nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层；

（10b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层 厚度为240nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS 器件虚栅；

（10c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成 掺杂浓度为3×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

（10d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成 掺杂浓度为3×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。

步骤11，NMOS器件和PMOS器件源漏区制备。

（11a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面上淀积 一层厚度为3nm的SiO₂；

（11b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分， 形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；

（11c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对 准生成杂质浓度为8×10¹⁹cm^-3的NMOS器件源区和漏区；

（11d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对 准生成杂质浓度为8×10¹⁹cm^-3的PMOS器件源区和漏区。

步骤12，NMOS器件和PMOS器件栅制备。

（12a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为450nm的SiO₂层；

（12b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻 蚀表面SiO₂至虚栅上表面，露出虚栅；

（12c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；

（12d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层SiON，厚度为3nm；

（12e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；

（12f）利用CMP方法去掉表面的金属，以W-TiN复合栅作为化学机械抛 光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。

步骤13，构成BiCMOS集成电路。

（13a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO₂层；

（13b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金 属硅化物；

（13c）淀积金属，光刻引线，形成NMOS器件漏极金属引线、源极金属 引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引 线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电 沟道为30nm的三应变、三多晶平面BiCMOS集成器件及电路。

实施例3：制备导电沟道为22nm的三应变、三多晶平面BiCMOS集成器 件及电路，具体步骤如下：

步骤1，外延生长。

（1a）选取掺杂浓度为5×10¹⁵cm^-3的P型Si片，作为衬底；

（1b）在衬底表面热氧化一层厚度为500nm的SiO₂层；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在950℃，退 火30min激活杂质，形成N型重掺杂埋层区域。

步骤2，隔离区制备。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁷cm^-3的Si 层，厚度为3μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为500nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为 5μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽 隔离。

步骤3，集电极接触区制备。

（3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面应 淀积一层厚度为700nm的SiO₂层；

（3b）光刻集电极接触区窗口；

（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×10²⁰cm^-3，形成 集电极接触区域；

（3d）将衬底在1100℃温度下，退火15s，进行杂质激活。

步骤4，基区接触制备。

（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃， 在衬底表面淀积一层厚度为40nm的SiO₂层；

（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层 P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×10²¹cm^-3；

（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO₂层，厚 度为400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN 层，厚度为100nm；

（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；

（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层 SiN层，厚度为20nm。

步骤5，基区材料制备。

（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；

（5b）利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域；

（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生 长SiGe基区，Ge组分为25％，掺杂浓度为5×10¹⁹cm^-3，厚度为60nm。

步骤6，发射区制备。

（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在800℃，在 衬底表面淀积Poly-Si，厚度为400nm；

（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集 电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；

（6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO₂层；

（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔 内的Poly-Si的掺杂浓度，使其达到1×10²⁰cm^-3，最后去除表面的SiO₂层。

步骤7，SiGe HBT形成。

（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO₂层，在1100℃温度下退火15s，激活杂质，形成SiGe HBT；

（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一 SiO₂层。

步骤8，NMOS器件外延材料制备。

（8a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源 区刻蚀出深度为1.92μm的深槽；

（8b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×10¹⁵cm^-3；

（8c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge 组分是25%，掺杂浓度为5×10¹⁵cm^-3；

（8d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5× 10¹⁶cm^-3；

（8e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为NMOS 器件的沟道。

步骤9，PMOS器件有源区制备。

（9a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层SiO₂；

（9b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区 刻蚀出深度为1.92μm的深槽；

（9c）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源 区选择性的生长一层厚度为1.9μm的N型弛豫Si层，掺杂浓度为5×10¹⁶cm^-3；

（9d）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源 区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂 浓度为5×10¹⁶cm^-3；

（9e）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源 区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区；

（9f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。

步骤10，MOS虚栅制备。

（10a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积厚 度为3nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层；

（10b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层 厚度为200nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS 器件虚栅；

（10c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成 掺杂浓度为5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

（10d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成 掺杂浓度为5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。

步骤11，NMOS器件和PMOS器件源漏区制备。

（11a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面上淀积 一层厚度为3nm的SiO₂；

（11b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分， 形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；

（11c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对 准生成杂质浓度为1×10²⁰cm^-3的NMOS器件源区和漏区；

（11d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对 准生成杂质浓度为1×10²⁰cm^-3的PMOS器件源区和漏区。

步骤12，NMOS器件和PMOS器件栅制备。

（12a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为400nm的SiO₂层；

（12b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻 蚀表面SiO₂至虚栅上表面，露出虚栅；

（12c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；

（12d）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层SiON，厚度为1.5nm；

（12e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；

（12f）利用化学机械抛光（CMP）方法去掉表面的金属，以复合栅W-TiN 作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器 件栅极。

步骤13，构成BiCMOS集成电路。

（13a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO₂层；

（13b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金 属硅化物；

（13c）淀积金属，光刻引线，形成NMOS器件漏极金属引线、源极金属 引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引 线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电 沟道为22nm的三应变、三多晶平面BiCMOS集成器件及电路。

本发明实施例提供的三应变、三多晶平面BiCMOS集成器件及制备方法具 有如下优点：

1．本发明制备的三应变、三多晶平面BiCMOS集成器件中，PMOS器件 应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提 升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的 张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发 明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS 集成器件及其电路性能优异；

2．本发明制备的三应变、三多晶平面BiCMOS集成器件，采用选择性外 延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应 变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性 能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；

3．本发明制备的三应变、三多晶平面BiCMOS集成器件中，为了有效抑 制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器 件性能；

4．本发明制备的三应变、三多晶平面BiCMOS集成器件中，PMOS器件 为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相 比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si 帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了 BiCMOS集成器件和电路的可靠性；

5．本发明制备的三应变、三多晶平面BiCMOS集成器件中，采用高介电 常数的SiON代替传统的纯SiO₂做栅介质，增强了器件的栅控能力，提高了器 件的可靠性；

6．本发明制备的三应变、三多晶平面BiCMOS集成器件中，采用了金属 栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结 构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的 电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；

7．本发明制备的三应变、三多晶平面BiCMOS集成器件过程中，SiGe HBT 采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率 特性；

8.本发明制备的三应变、三多晶平面BiCMOS集成器件，SiGe HBT的发 射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了 器件有源区的面积，从而减小器件尺寸，提高电路的集成度。

以上所述仅为本发明的较佳实施例而已， 并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替 换和改进等，均应包含在本发明的保护范围之内。