厚应变SOI衬底中的工程应变

技术领域

本发明涉及半导体制造和集成电路领域，更具体而言，涉及应用 应变硅的制造工艺和集成电路。

背景技术

在集成电路领域中，应变硅一般指故意对NMOS和/或PMOS晶 体管的沟道施加应力以提高载流子迁移率或改变其他性能特性的实际 操作。双轴应变衬底包括，但不局限于，绝缘体上应变硅(“应变SOI” 或“SSOI”)衬底，在这些衬底上制造的器件的沟道中直接提供高的应 变级。这与通过邻近或紧邻沟道的附加的应变材料远程地引入应力以 便感应应变的沟道的典型感应过程的应力器形成对照。然而，使用统 一应变的衬底难以同时提高两种类型的器件的载流子迁移率，因为 PMOS载流子迁移率和NMOS载流子迁移率在不同类型的应变下被优 化。希望实现减轻双轴应变SOI衬底的应变以获得针对不同晶体管类 型而优化的各种衬底应变条件的制造工艺。

附图说明

通过示例说明本发明，且本发明不由附图来限制，附图中相同的 附图标记表示相似的元件，在其中：

图1是示出四个有源区域在掩埋氧化层上的半导体晶片的局部横 截面图；

图2描述了图1之后的处理，其中在第一有源区域上形成固体掩 模且在第四有源区域上形成构图的或条状掩模；

图3描述了图2之后的处理，其中执行非晶化注入以在第二和第 三有源区域中形成非晶硅且在第四区中形成非晶半导体的条状区域；

图4是图3中描述的晶片的顶视图，强调了第四有源区域的应变 分量；

图5描述了图3之后的处理，其中在晶片上形成拉伸应力器层；

图6描述了图5之后的处理，其中构图拉伸应力器层以在晶片的 第三有源区域上保留一部分压缩应变；

图7描述了图6之后的处理，其中执行退火以使非晶半导体再结 晶；

图8描述了图7之后的处理，其中移除压缩应力器结构的保留部 分；

图9描述了图8之后的处理，其中形成隔离结构以隔离不同的有 源区域；以及

图10描述了图9之后的处理，其中在每个有源区域中形成晶体管 器件。

本领域的技术人员应理解，为了简化和清楚而示例性的说明附图 中的元件，且附图中的元件无需按比例绘制。例如，附图中某些元件 的尺寸可以相对于另一些元件被放大以增进对本发明实施例的理解。

具体实施方式

一方面，这里公开的半导体制造工艺适于使用绝缘体上半导体 (SOI)晶片。晶片的有源层是在掩埋氧化物(BOX层)上具有第一和 第二区域的双轴应变有源层。第二区域的一部分被非晶化以在第二区 域中形成非晶半导体来改变第二区域内的至少一个应变分量。然后， 可以将晶片退火以使非晶半导体再结晶。接着，在第一区域中形成第 一类型的晶体管(例如NMOS)，以及在第二区域中形成第二类型晶 体管(例如PMOS)。在一些执行过程中，处理有源层的第三和可能的 第四区域以改变它们的应变特性，所有四个有源层区域的应变特性彼 此不同。可以在第三有源层区域上形成牺牲应变结构。牺牲应变结构 可以是拉伸或压缩应变结构。当具有牺牲应变结构的晶片被适当退火 时，它的应变特性会转移到或反映到第三有源层区域或在第三有源层 区域内。第四有源层区域可以在平行于晶体管应变的宽度方向的条中 非晶化以产生在宽度方向上的单轴应力。接着，优选地在相邻的有源 层区域之间形成隔离结构。

现在来看附图，图1是半导体晶片101在集成电路的制造初期的 局部横截面图。图1中描述的晶片101是绝缘体上半导体(SOI)晶片， 其中半导体有源层106在掩埋氧化物(BOX)层104上。BOX层104 位于体衬底102上。有源层106优选地为结晶硅。然而，在其他实施 例中，有源层106可以包括硅化合物，如锗硅、碳化硅或诸如砷化稼 的其他化合物半导体。

在某些实施例中，晶片101是有源层106呈现双轴应变的应变SOI (SSOI)晶片。晶片101也可以是厚SSOI晶片，其中双轴应变有源层 106是具有厚度在大约10至100nm范围内的硅层。

在本公开中最详细地讨论的本实施例中，有源层106呈现的双轴 应变是双轴拉伸，意味着处于图1描述的工艺阶段的有源层106在第 一方向呈现拉伸应变，即，平行于横截面平面的方向，在这里该方向 有时被称为沟道方向。此外，如图1描述的有源层106在第二方向呈 现拉伸应变，其是垂直于横截面平面的方向并且在这里有时被称为宽 度方向。其他实施例可以从双轴应变有源层开始，该应变有源层在一 个方向是拉伸应变且第二方向是压缩应变的情况下是双轴压缩或双轴 应变的。

附图中示例的实施例强调适于形成四种类型应变SOI有源层区域 110-1至110-4(这里一般或共同地称为有源层区域110)的工艺，其中每 个有源层区域110呈现出不同的应变特性。然而，半导体制造领域的 技术人员应该意识到在任何特定的实现方实中需要四种不同类型的应 变条件的任何组合。

现在来看图2，在有源层106上形成注入掩模112。在描述的实施 方式中，注入掩模112包括位于第一有源层区域110-1上的固体的或连 续的掩模部分114和位于第四有源层区域110-4上的条状掩模部分 116。图2中描述的掩模112暴露第二和第三有源层区域110-2和110-3。 掩模112优选通过使用传统的光刻胶和光刻处理形成。然而，在其他 实施例中，掩模112可以是硬掩模(例如，氧化物或氮化物掩模)。 图2通过横截面平面内的矢量示出与每个有源层区域110-1至110-4相 关联的应变分量并且“点”代表垂直于横截面平面的应变矢量。

转向图3，在没有被掩模112保护的有源层106的非晶化部分执 行非晶化注入120。特别是相对于如图3所示的掩模112，注入120中， 非晶化注入120在暴露的有源层106部分中制作非晶半导体材料125。 非晶化注入120优选使用适合的“重”注入种类(例如，Ge、Ga或Xe)， 使用大约3至45KeV范围内的注入能量来执行，其根据有源层的厚度 (较低能量用于较薄有源层)和大约1×10¹⁵-5×10¹⁵cm^-2范围内的注入剂 量来按比例进行非晶化。如图3所示，非晶半导体区域125终止在垂 直放置在BOX层104上方的位置处。也就是说，非晶注入区域125的 深度小于有源层106的厚度。优选地，注入120被设计成在非晶区域 125下留有结晶材料层127。

如应变矢量分量所示，非晶化注入125改变晶片101的应变特性。 具体地，非晶化注入120消除有源层区域110-2和110-3中的应变分量 和有源层区域110-4中的沟道方向应变分量。参考图4，晶片101的顶 视图示出在第一有源层区域110-1中的双轴拉伸应变和在第四有源层 区域110-4中的宽度方向应变分量，而有源层区域110-2和有源层区域 110-3在非晶化注入之后是基本上无应变的。图4的顶视图示出取向在 第四有源层区域110-4中的条状非晶化，使得结晶有源层的连续条在宽 度方向上延伸穿过该区域。其他实施方式可以使用取向垂直于条状掩 模116的方向的条状掩模(例如，取向平行于沟道方向)。

在图5中，在晶片101上形成拉伸应力器130。在描述的实施例 中，在形成电介质层130之前，在晶片101上形成衬垫氧化物129。在 一个实施例中，拉伸应力器130是强拉伸的氮化硅，且衬垫氧化物129 是CVD二氧化硅。淀积拉伸应力器层130的方式是实施细节。可以改 变氮、氢的浓度和其他工艺参数以控制与拉伸应力器层130相关联的 拉伸量。

图6中，使用传统的光刻和蚀刻处理来构图拉伸应力器层130以 形成位于有源层区域110-3上的拉伸应力器结构133。通过结构中描述 的应变矢量指示拉伸应力器结构133的拉伸应变特性，用矢量的箭头 指示彼此远离。拉伸应力器结构133将用于在下面的有源层区域110-3 中引入压缩应变，其通过指向彼此的矢量的箭头来描绘。

现在来看图7，执行退火135以使非晶半导体125再结晶。退火 的时间和温度优选为足以达到使非晶半导体125基本完全再结晶。在 一个实施例中，退火135包括保持在大约900至1150℃的温度范围内， 持续时间为大约15至30分钟的中性或惰性环境(例如N₂或氩气)中 加热晶片101。除了使先前的非晶半导体区域125再结晶以外，退火当 在拉伸应力器结构133位于非晶半导体125上的情况下执行时导致应 变转换效应，其中结构133中的拉伸应变在再结晶的有源层区域110-3 中产生如压缩应变矢量137指示的压缩。

参考图8，拉伸应力器结构133已经被移除。因此，如图8所描 述的晶片101包括在四个有源层区域110-1至110-4的每一个中的四个 不同的应变特性。在一个实施例中，四个有源层区域110中的每一个 用于如下面更详细描述的不同类型的器件类型。具体地，第一有源层 区域110-1保持在双轴拉伸应变下，且适合作为在双轴拉伸应变区域中 呈现出高的载流子迁移率的NMOS晶体管的有源层区域。如图8所示 的第二有源层区域110-2不呈现明显的拉伸或压缩应变。在压缩结构 133充分拉伸的实施例中，如图8所示的有源层区域110-3处于双轴压 缩状态。另一方面，有源层区域110-4处于单轴拉伸状态，呈现出很少 或无沟道方向应变。如图8所示，在移除拉伸应力器结构133之后， 仍然保留衬垫氧化物129。在一些实施例中，在进行任何附加处理之前 条形化或以其他方式移除衬垫氧化物129。在一些实施例中，在任何进 一步处理之前由热氧化物或其他电介质层代替衬垫氧化物129。

在图9中，隔离结构145-1至145-3(这里一般或共同地称为隔离 结构145)。隔离结构145优选地为从晶片101的上表面垂直延伸到下 面的BOX层104的二氧化硅或其他适合的电介质或电介质的组合的浅 沟槽隔离结构。如它们的名字所示，隔离结构145在相邻的有源层区 域140之间提供基本上完全的物理和电隔离。

现在来看图10，描述了集成电路100的一部分。在描述的实施例 中，集成电路100包括晶体管或开关150-1至150-4。在一个实施例中， 第一晶体管150-1是形成在双轴拉伸应变有源层区域140-1上的NMOS 晶体管，第二晶体管150-2是形成在有源层区域140-2上方的PMOS 器件，其不呈现大量的拉伸或压缩应变，第三晶体管150-3是形成在双 轴且压缩应变的有源层区域140-3上的另一PMOS器件，第四晶体管 150-4是形成在单轴拉伸应变有源层区域140-4上的PMOS晶体管，其 中单轴拉伸应变的方向垂直于横截面平面。

因此，上述处理使用压力操作以制造具有不同性能特性的多种类 型的PMOS晶体管。在不改变布局和/或PMOS的阈值电压调整注入的 情况下就可以获得不同类型的PMOS晶体管，从而使NMOS:PMOS比 例能够最优化。例如，上述作为PMOS晶体管区域的三个有源层区域 110-2至110-4中的每一个可以用于具有不同栅极长度(Lg)的PMOS晶 体管。可以在双轴应变有源层区域110-3中制造用于快速逻辑电路中的 需要最短Lg的PMOS晶体管。可以在无应变的第二有源层区域110-2 中实现用于6-晶体管(6T)单元的PMOS晶体管，其中与相对较弱PMOS 晶体管相比NMOS晶体管为较强器件，而长沟道PMOS晶体管适合制 造在第四有源层区域110-4中(例如具有超过100nm的Lg的晶体管)。

在前面的说明书中，已经参考具体实施例描述了本发明。然而， 本领域的普通技术人员应该意识到可以在不脱离如下面的权利要求阐 明的本发明的范围的情况下进行不同的修改和改变。例如，尽管在具 有单栅极的晶体管的情况下示出了描述的实施例中，但是在此描述的应 变工程可以扩展为多栅极器件，如浮置栅极器件和其他非易失单元晶 体管。如其他例子，尽管示例的例子使用拉伸应变的初始材料，但是 其他实施例可以结合使用处于双轴压缩应变、单轴应变等的初始材料。 因此，说明书和附图意在示例而非限制，并且所有这些的修改被包括 在本发明的范围内。

以上参照特定实施例描述了益处、其他优点和对问题的解决方案。 但是，益处、优点、对问题的解决方案以及可以引起任何益处、优点 或解决方案发生或使其变得更突出的任何元件不能解释为对任何或所 有权利要求的严格、所需或必要特征或元件。如这里所使用的术语“包 括”、“包含”或它们的任何其他变型意指涵盖非排他性的包含物，使得 包括一系列元件的工艺、方法、产品或设备不包括仅有那些元件，而 还可以包括没有明显列出或该工艺、方法、产品或设备所固有的其他 元件。