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利用多个曝光和阻挡掩模方式减少设计规则违反的半导体器件制造

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制造半导体器件（400）的方法，其通过在衬底上形成硬掩膜材料层（408）开始，该衬底上包括半导体材料层（402）和半导体材料层（402）上方的绝缘材料层(404)，这样的话，硬掩膜材料层（408）则覆在绝缘材料层（404）之上。执行多个曝光光刻工艺来创建在硬掩模材料层（408）上方的光阻剂特征的组合图样，并且通过使用光阻剂特征的组合图样使凹线图样位于硬掩模材料中。继续执行该方法，通过利用掩模特征的阻挡图样（442）来覆盖凹线图样（422）的指定区域，并且在绝缘材料(404)中形成沟道图样（452），其中沟道图样（425）由光阻剂特征的阻挡图样（442）和硬掩模材料（408）来定义。随后，导电材料（472）被沉积在沟道（452）中，并生成半导体器件的导线。

著录项

公开/公告号CN102754186A

专利类型发明专利
公开/公告日2012-10-24

原文格式PDF
申请/专利权人超威半导体公司;
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申请/专利号CN201080050771.1
发明设计人理查德·舒尔茨;
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申请日2010-11-09
分类号H01L21/033;H01L21/311;H01L21/8244;
代理机构上海胜康律师事务所;
代理人李献忠
地址美国加利福尼亚州
入库时间 2023-12-18 07:11:56

法律信息

法律状态公告日

法律状态信息

法律状态
2016-04-13

授权

授权
2012-12-12

实质审查的生效 IPC(主分类):H01L21/033 申请日:20101109

实质审查的生效
2012-10-24

公开

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中文文献
外文文献

1. 利用多个曝光和阻挡掩模方式减少设计规则违反的半导体器件制造 [P] . 中国专利： CN102754186B . 2016.04.13
2. 利用多个曝光和阻挡掩模方式减少设计规则违反的半导体器件制造 [P] . 中国专利： CN102754186A . 2012-10-24
3. Semiconductor device fabrication using the technique of multiple exposure and blocking mask in order to reduce the design rule violation [P] . 日本专利： JP5493009B2 . 2014-05-14

机译：使用多重曝光和阻挡掩模技术的半导体器件制造，以减少违反设计规则的情况
4. Semiconductor device fabrication using the method of blocking mask and multiple exposures in order to reduce the design rule violation [P] . 日本专利： JP2013511153A . 2013-03-28

机译：使用阻挡掩模和多次曝光的方法来制造半导体器件，以减少违反设计规则的情况
5. "semiconductor device fabrication using a multiple exposure and block mask approach to reduce design rule violations" [P] . IN2012DN04088A . 2015-11-06

机译： “使用多重曝光和阻隔掩模的方法制造半导体器件，以减少违反设计规则的情况”