具有并行延迟线和诸延迟线之间的内部开关的延迟电路

背景

领域

本公开的诸方面一般涉及延迟，并尤其涉及延迟电路。

背景技术

芯片可以包括用于将该芯片上的电路(例如，存储器控制器)与外部存储器设备(诸如双倍数据率动态随机存取存储器(DDR DRAM))对接的存储器接口。该存储器接口可以包括用于调整存储器接口中的信号(例如，数据信号)的定时的延迟电路。例如，存储器接口可以包括延迟电路以补偿数据信号之间的偏斜(例如，由于存储器接口与外部存储器设备之间的数据线的长度失配所引起的偏斜)。在另一示例中，存储器接口可以包括延迟电路以使得用于数据采样的数据选通信号在数据信号的转变之间居中。

概述

以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。

根据一方面，本文描述了一种延迟电路。该延迟电路包括第一延迟路径和第二延迟路径，第一延迟路径具有输入和输出，其输入耦合到该延迟电路的输入，第二延迟路径具有输入和输出，其输入耦合到该延迟电路的输入。该延迟电路还包括多个开关，其中每个开关耦合在该第一和第二延迟路径上的不同点之间，并且每个开关配置成响应于多个选择信号中的对应一者而导通或关断。该延迟电路进一步包括复用器，该复用器具有耦合到该第一延迟路径的输出的第一输入、耦合到该第二延迟路径的输出的第二输入、以及耦合到该延迟电路的输出的输出，其中该复用器配置成响应于第二选择信号而选择性地将该第一和第二延迟路径的输出中的一者耦合到该延迟电路的输出。

第二方面涉及一种用于控制延迟电路的延迟的方法。该延迟电路包括第一和第二延迟路径以及多个开关，其中该多个开关中的每一者耦合在该第一和第二延迟路径上的不同点之间。该方法包括将要延迟的信号输入到该第一延迟路径的输入和该第二延迟路径的输入，根据多个延迟设置中期望的一者来导通或关断每个开关，以及根据该多个延迟设置中该期望的一者来选择该第一延迟路径的输出或该第二延迟路径的输出。

第三方面涉及一种用于控制延迟电路的延迟的装备。该延迟电路包括第一和第二延迟路径以及多个开关，其中该多个开关中的每一者耦合在该第一和第二延迟路径上的不同点之间。该装备包括用于将要延迟的信号输入到该第一延迟路径的输入和该第二延迟路径的输入的装置，用于根据多个延迟设置中期望的一者来导通或关断每个开关的装置，以及用于根据该多个延迟设置中该期望的一者来选择该第一延迟路径的输出或该第二延迟路径的输出的装置。

为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。

附图简要说明

图1示出了具有可调谐电容性负载的精细延迟电路的示例。

图2示出了根据本公开的一实施例的精细延迟电路的示例。

图3是根据本公开的一实施例针对不同延迟设置示出延迟的示例性标绘。

图4是根据本公开的实施例针对不同延迟设置示出延迟电路中被导通的开关的示例性表格。

图5示出了根据本公开一实施例的精细延迟电路的示例性实现。

图6示出了用于与外部存储器设备对接的存储器接口的示例。

图7是解说根据本公开的一实施例的用于控制延迟的方法的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

芯片可以包括用于将该芯片上的电路(例如，存储器控制器)与外部存储器设备(诸如双倍数据率动态随机存取存储器(DDR DRAM))对接的存储器接口。该存储器接口可以包括用于调整存储器接口中的信号(例如，数据信号)的定时的延迟电路。例如，存储器接口可以包括延迟电路以补偿数据信号之间的偏斜(例如，由于存储器接口与外部存储器设备之间的数据线的长度失配所引起的偏斜)。在另一示例中，存储器接口可以包括延迟电路以使得用于数据采样的数据选通信号在数据信号的转变之间居中。

随着数据信号的数据率增加(例如，超过3-Gb/s/引脚)，需要更精确的延迟，从而满足高数据率下严格的定时要求。不精确的延迟会引起接收到的数据中的差错并降低存储器接口的最大数据率。相应地，需要具有精细延迟的延迟电路。

图1示出了具有切换电容器结构的精细延迟电路110的示例。延迟电路110包括串联耦合的多个延迟级，其中经延迟的信号通过延迟级传播。为了便于解说，图1中仅示出了前两个延迟级115(1)和115(2)。第一延迟级115(1)包括第一与非门120(1)，第一、第二和第三电容器C1、C2和C3，以及第一、第二和第三开关130(1)、132(1)和135(1)。第二延迟级115(2)包括第二与非门120(2)，第四、第五和第六电容器C4、C5和C6，以及第四、第五和第六开关130(2)、132(3)和135(2)。精细延迟电路110还可以包括用于控制延迟电路110的延迟的延迟控制器160，如以下所进一步讨论的。

第一延迟级115(1)中的第一与非门120(1)具有耦合到电源电压(逻辑1)的第一输入122(1)，和耦合到延迟电路110的输入(记为“IN”)的第二输入125(1)。第二延迟级115(2)中的第二与非门120(2)具有耦合到电源电压(逻辑1)的第一输入122(2)，和耦合到第一延迟级115(1)中的第一与非门120(1)的输出的第二输入125(2)。第二延迟级115(2)中的第二与非门120(2)的输出耦合到第三延迟级(未示出)中的第三与非门的输入。因为与非门120(1)和120(2)的第一输入122(1)和122(2)被耦合到电源电压(逻辑1)，所以在该示例中与非门起到反相器的作用。

在第一延迟级115(1)中，第一、第二和第三电容器C1、C2和C3被耦合到第一与非门120(1)的输出。第一开关130(1)被配置成根据第一选择信号(记为“s<1>”)选择性地将第一电容器C1耦合到接地，第二开关132(1)配置成根据第二选择信号(记为“s<2>”)选择性地将第二电容器C2耦合到接地，而第三开关135(1)配置成根据第三选择信号(记为“s<3>”)选择性地将第三电容器C3耦合到接地。在图1中所示的示例中，每个开关包括n型金属氧化物半导体(NMOS)晶体管。结果，每个开关在相应选择信号为逻辑1时将相应的电容器耦合到接地，以及在相应选择信号为逻辑0时将相应电容器从接地解耦。

在第二延迟级115(2)中，第四、第五和第六电容器C4、C5和C6被耦合到第二与非门120(2)的输出。第四开关130(2)被配置成根据第一选择信号s<1>选择性地将第四电容器C4耦合到接地，第五开关132(2)配置成根据第二选择信号s<2>选择性地将第五电容器C5耦合到接地，而第六开关135(2)配置成根据第三选择信号s<3>选择性地将第六电容器C6耦合到接地。在图1中所示的示例中，每个开关包括NMOS晶体管。结果，每个开关在相应选择信号为逻辑1时将相应的电容器耦合到接地，以及在相应选择信号为逻辑0时将相应电容器从接地解耦。

在操作中，延迟控制器160通过调谐相应与非门120(1)和120(2)的输出处的电容性负载来调谐每个延迟级115(1)和115(2)的延迟。电容性负载越大，延迟越长。延迟控制器160通过使用选择信号s<1>、s<2>和s<3>来选择性地导通延迟级中的开关来调谐每个延迟级的电容性负载。更具体而言，若相应电容器的电容被添加到延迟级的输出处的电容性负载，那么延迟控制器160就导通延迟级中的开关。

由此，延迟控制器160通过调谐延迟级115(1)和115(2)的输出处的电容性负载来调谐延迟电路110的延迟。这允许延迟控制器160精细地调谐延迟电路110的延迟。然而，延迟电路110中的一些节点可能具有未知的状态，这些未知的状态能够导致延迟电路110中的定时不确定性。这是因为，当开关被关断时，开关和相应电容器之间的节点是浮置的。因此，该节点在信号通过延迟电路110传播之后被留置在未知状态中。当后续信号通过延迟电路110传播时，未知的状态可能使得信号的第一循环的定时不同于信号的后续循环，这可以导致信号延迟/码元间干扰(ISI)类型差错。

图2示出了根据本公开的一实施例的精细延迟电路210。延迟电路210包括快速延迟路径210和慢速延迟路径218。快速延迟路径215包括串联耦合的第一多个延迟门220(1)-220(6)，其中每个延迟门220(1)-220(6)可以被认为是快速延迟路径215的延迟级。慢速延迟路径218包括串联耦合的第二多个延迟门230(1)-230(6)，其中每个延迟门230(1)-230(6)可以被认为是慢速延迟路径218的延迟级。在图2中所示的示例中，每个延迟门包括反相器。然而，将领会，可以使用其他类型的延迟门，并且因此本公开并不限于反相器。

在一方面，慢速延迟路径218中的延迟门230(1)-230(6)可以与快速延迟路径215中的延迟门220(1)-220(6)基本相同。在这方面，如图2中所示，通过将慢速延迟路径218的每个延迟门230(1)-230(6)的输出耦合到相应的电容器C1到C6，使得慢速延迟路径218的延迟比快速延迟路径215的延迟慢。电容器C1到C6增加了慢速延迟路径218中的延迟门230(1)-230(6)的输出处的电容性负载，藉此相对于快速延迟路径215增加了慢速延迟路径218的延迟。每个电容器C1到C6可以具有大致相同的电容。电容器C1-C6中的每一者可包括金属-绝缘体-金属(MIM)电容器、门电容器或其他类型的电容器。

快速延迟路径215和慢速延迟路径218二者的输入耦合到延迟电路210的输入(记为“IN”)。图2中，延迟电路210的输入(IN)处的信号按箭头242指示的方向沿快速延迟路径215往后传播，以及按箭头245指示的方向沿慢速延迟路径218往后传播。

延迟电路210还包括快速延迟路径215和慢速延迟路径218之间的多个开关225(1)-225(6)。更具体而言，开关225(1)-225(6)包括：耦合在快速延迟路径215和慢速延迟路径218的第一延迟级(即，延迟门220(1)和230(1))的输出之间的第一开关225(1)、耦合在快速延迟路径215和慢速延迟路径218的第二延迟级(即，延迟门220(2)和230(2))的输出之间的第二开关225(2)，以及耦合在快速延迟路径215和慢速延迟路径218的第三延迟级(即，延迟门220(3)和230(3))的输出之间的第三开关225(3)。开关225(1)-225(6)进一步包括：耦合在快速延迟路径215和慢速延迟路径218的第四延迟级(即，延迟门220(4)和230(4))的输出之间的第四开关225(4)、耦合在快速延迟路径215和慢速延迟路径218的第五延迟级(即，延迟门220(5)和230(5))的输出之间的第五开关225(5)，以及耦合在快速延迟路径215和慢速延迟路径218的第六延迟级(即，延迟门220(6)和230(6))的输出之间的第六开关225(6)。将领会，图2中所示的延迟级和开关的数目仅为示例，并且可以使用不同数目的延迟级和开关。

每个开关225(1)-225(6)从延迟控制器260接收相应的选择信号(记为“s<1>”到“s<6>”)。为了便于解说，图2中未示出开关与延迟控制器260之间的个体连接。每个开关225(1)-225(6)配置成根据相应的选择信号选择性地耦合第一和第二延迟路径215和218的相应延迟级的输出。更具体而言，第一开关225(1)配置成根据第一选择信号s<1>的逻辑状态来选择性地耦合第一延迟级的输出，第二开关225(2)配置成根据第二选择信号s<2>的逻辑状态来选择性地耦合第二延迟级的输出，而第三开关225(3)配置成根据第三选择信号s<3>的逻辑状态来选择性地耦合第三延迟级的输出。第四开关225(4)配置成根据第四个选择信号s<4>的逻辑状态来选择性地耦合第四延迟级的输出，第五开关225(5)配置成根据第五个选择信号s<5>的逻辑状态来选择性地耦合第五延迟级的输出，而第六开关225(6)配置成根据第六个选择信号s<6>的逻辑状态来选择性地耦合第六延迟级的输出。在一方面，每个开关可以配置成当相应选择信号为逻辑1时，耦合相应延迟级的输出，以及当响应选择信号为逻辑0时，解耦相应延迟级的输出，或反之亦然。

延迟电路210进一步包括具有两个输入和一个输出的复用器250，其中复用器250的一个输入耦合到快速延迟路径215的输出，复用器250的另一输入耦合到慢速延迟路径218的输出，并且复用器250的输出耦合到延迟电路210的输出(记为“OUT”)。复用器250配置成根据来自延迟控制器260的第七选择信号(记为“s<7>”)的逻辑状态将快速延迟路径215和慢速延迟路径218中的一者的输出选择性地耦合到延迟电路210的输出(OUT)。例如，复用器250可以配置成当选择信号s<7>是逻辑1时选择慢速延迟路径218的输出，而当选择信号s<7>是逻辑0时选择快速延迟路径215的输出，或反之亦然。

延迟控制器260配置成通过由复用器250选择开关225(1)-225(6)中的哪些导通以及延迟路径215和218中的哪一个耦合到延迟电路210的输出(OUT)来调谐延迟电路210的延迟。在图2中所示的示例中，延迟控制器260可以将延迟电路210的延迟设置成13种不同延迟设置中的一种，如下文进一步讨论的。然而，将领会，本公开的实施例并不限于该示例。

在操作中，被延迟的信号可以被输入到慢速延迟路径215和快速延迟路径218二者。延迟控制器260可以将延迟电路210的延迟设置成13种不同延迟设置中的一种，其示例在图3中示出。在图3的示例中，13种延迟设置被标记位“0”到“12”，其中延迟设置0是最快的延迟设置，而延迟设置12是最慢的延迟设置。图3还示出了每个延迟设置相对于最快延迟设置0的延迟的延迟(以微微秒为单位)。

对于最快延迟设置0，延迟控制器260关断所有开关225(1)-225(6)并使用复用器250选择快速延迟路径215。由此，快速延迟路径215中的每个延迟级与慢速延迟路径218中的相应电容器C1到C6隔离，这导致通过快速延迟路径215的最快(最短)延迟。

对于延迟设置1，延迟控制器260导通第一开关225(1)而关断其他开关225(2)-225(6)并使用复用器250选择快速延迟路径215。通过导通第一开关225(1)，延迟控制器260将快速延迟路径215的第一延迟级(即，延迟门220(1))的输出耦合到慢速延迟路径218的第一电容器C1。这增加了快速延迟路径215的第一延迟级的输出处的电容性负载，藉此增加了第一延迟级的延迟。快速延迟路径215的第一级的延迟可以被增加到约等于第一开关225(1)被关断时快速延迟路径215的第一级的延迟和第一开关225(1)被关断时慢速延迟路径218的第一级的延迟的平均数的延迟。这是因为当第一开关225(1)被导通时，第一电容器C1由两个延迟门(即，延迟门220(1)和230(1))驱动，而当第一开关225(1)被关断时，第一电容器C1仅由一个延迟门(即，延迟门230(1))驱动。

对于延迟设置2，延迟控制器260导通第一开关225(1)和第二开关225(2)而关断其他开关225(3)-225(6)并使用复用器250选择快速延迟路径215。这通过将第二延迟级的输出耦合到慢速延迟路径218中的第二电容器C2而增加了快速延迟路径215的第二延迟级(即，延迟门220(2))的延迟。

对于延迟设置3到6，在选择了快速延迟路径的情况下，延迟控制器260在图2中从左到右逐渐导通更多的开关225(1)-225(6)。更具体而言，延迟控制器260针对延迟设置3导通开关225(1)-225(3)，针对延迟设置4导通开关225(1)-225(4)，针对延迟设置5导通开关225(1)-225(5)，以及针对延迟设置6导通所有的开关225(1)-225(6)。延迟设置6导致通过快速延迟路径215的最慢延迟(最长延迟)。这是因为快速延迟路径215中的每个延迟级耦合到慢路径218中的电容器C1-C6中的相应一者。由此，通过快速延迟路径215的延迟随着从延迟设置0移动到延迟设置6而逐渐增加，其示例在图3中示出。

在延迟设置6，通过快速延迟路径215和慢速延迟路径218的延迟可以大致相等。这是因为，快速延迟路径215中的每个延迟级的输出被耦合到慢速延迟路径218中的对应延迟级的输出。对于延迟设置6，延迟控制器260可以使用复用器250来选择快速延迟路径215或慢速延迟路径218中的任一者，因为在该设置中，这两条路径具有大致相同的延迟。

对于延迟设置7，延迟控制器260导通开关225(1)-225(5)而关断第六开关225(6)并使用复用器250选择慢速延迟路径218。通过关断第六开关225(6)，延迟控制器260相对于延迟设置6的慢速延迟路径218的第六延迟级的延迟增加了慢速延迟路径218的第六延迟级(即，延迟门230(6))的延迟。这是因为，在延迟设置6，慢速延迟路径218和快速延迟路径215二者的第六延迟级(即，延迟门220(6)和230(6))驱动第六电容器C6，而在延迟设置7，仅慢速延迟路径218的第六延迟级(即，延迟门230(6))驱动第六电容器C6。

对于延迟设置8，延迟控制器260导通开关225(1)-225(4)而关断开关225(5)和225(6)并使用复用器250选择慢速延迟路径218。通过关断第五开关225(5)，延迟控制器260相对于延迟设置7的慢速延迟路径218的第五延迟级的延迟增加了慢速延迟路径218的第五延迟级(即，延迟门230(5))的延迟。这是因为，在延迟设置7，慢速延迟路径218和快速延迟路径215二者的第五延迟级(即，延迟门220(5)和230(5))驱动第五电容器C5，而在延迟设置8，仅慢速延迟路径218的第五延迟级(即，延迟门230(5))驱动第六电容器C5。

对于延迟设置9到12，在选择了慢速延迟路径的情况下，延迟控制器260在图2中从右到左逐渐关断更多的开关225(1)到225(5)。更具体而言，延迟控制器260针对延迟设置9关断开关225(4)-225(6)，针对延迟设置10关断开关225(3)-225(6)，针对延迟设置11关断开关225(2)-225(6)，以及针对延迟设置12关断所有的开关225(1)-225(6)。延迟设置12导致通过慢速延迟路径218的最慢延迟(最长延迟)。这是因为，在延迟设置12，慢速延迟路径218中的每个延迟级需要驱动相应电容器C1-C6而没有来自快速延迟路径中相应延迟级的帮助。由此，慢速延迟路径中的延迟随着从延迟设置7移动到延迟设置12而逐渐增加，其示例在图3中示出。

图4是针对以上所讨论的每个延迟设置示出导通的开关和由延迟控制器260使用复用器250选择的延迟路径的表格。

图2中的延迟电路210避免了与图1中的延迟电路110相关联的一些定时不确定性。这是因为电容器C1到C6之间的节点以及图2中的延迟电路210中的接地是非浮置的。作为对比，图1中的延迟电路110中，对应于关断的开关的每个电容器在一侧具有浮置节点。图2中的延迟电路210相比于基于相位内插器的延迟电路也可以是高度线性的。例如，如图3中的示例中所示，延迟电路210的延迟随延迟设置大致线性改变。

将领会，本公开的诸实施例并不限于电容器C1到C6耦合到接地的示例。例如，电容器C1到C6可以耦合到电源电压，其中，电容器C1到C6之间的节点和电源电压可以是非浮置的。也将领会，本公开的实施例并不限于图2中所示的13种设置的示例，并且可以取决于例如快速延迟路径和慢速延迟路径中每一者的延迟级的数目而具有不同数目的延迟设置。

图5示出了根据本公开一实施例的精细延迟电路510的示例性实现。在该示例中，延迟电路510包括快速延迟路径515和慢速延迟路径518。快速延迟路径515包括串联耦合的第一多个与非门520(1)-520(6)，其中每个与非门520(1)-520(6)可以被认为是快速延迟路径515的延迟级。如图5中所示，每个与非门520(1)-520(6)具有耦合到电源电压(逻辑1)的第一输入524(1)-524(6)，以及耦合到相应的信号路径(即，被延迟的信号的路径)的第二输入522(1)-522(6)。结果，与非门520(1)-520(6)用作反相器。

慢速延迟路径518包括串联耦合的第二多个与非门530(1)-530(6)，其中每个与非门530(1)-530(6)可以被认为是慢速延迟路径518的延迟级。如图5中所示，每个与非门530(1)-530(6)具有耦合到电源电压(逻辑1)的第一输入535(1)-535(6)，以及耦合到相应的信号路径(即，被延迟的信号的路径)的第二输入532(1)-532(6)。结果，与非门530(1)-530(6)用作反相器。将领会本公开的实施例并不限于与非门，并且可以使用其他类型的延迟门，包括例如，或非门。

在一方面，慢速延迟路径518中的与非门530(1)-530(6)可以与快速延迟路径515中的与非门520(1)-520(6)实质上相同。在这方面，如图5中所示，通过将慢速延迟路径518的每个与非门530(1)-530(6)的输出耦合到相应的电容器C1到C6，使得慢速延迟路径518的延迟比快速延迟路径515的延迟慢。电容器C1到C6增加了慢速延迟路径518中的与非门530(1)-530(6)的输出处的电容性负载，藉此相对于快速延迟路径515增加了慢速延迟路径518的延迟。每个电容器C1到C6可以具有大致相同的电容。快速延迟路径515和慢速延迟路径518二者的输入耦合到延迟电路510的输入(记为“IN”)。

延迟电路510还包括快速延迟路径515和慢速延迟路径518之间的多个开关525(1)-525(6)。更具体而言，每个开关525(1)-525(6)耦合在快速延迟路径515和慢速延迟路径518的不同对延迟级输出之间。如图5中所示的示例，每个开关525(1)-525(6)是包括并行耦合的NMOS晶体管和p型金属氧化物半导体(PMOS)晶体管的传输门。

每个开关525(1)-525(6)从延迟控制器560接收相应选择信号(记为“s<1>”到“s<6>”)，以及相应选择信号的反相(记为到)。为了便于解说，图5中未示出开关与延迟控制器560之间的个体连接。在一方面，每个开关525(1)-525(6)可以配置成当响应选择信号为逻辑1时，耦合相应延迟级的输出，而当响应选择信号为逻辑0时，解耦相应延迟级的输出。例如，当第一选择信号s<1>是逻辑1时，第一开关525(1)被导通，并耦合快速延迟路径515和慢速延迟路径518的第一延迟级的输出。这是因为第一选择信号s<1>的逻辑1导通第一开关525(1)的NMOS晶体管，而第一选择信号的反相的逻辑0导通第一开关525(1)的PMOS晶体管。当第一选择信号s<1>为逻辑0时，第一开关525(1)被关断。这是因为第一选择信号s<1>的逻辑0关断第一开关525(1)的NMOS晶体管，而第一选择信号的反相的逻辑1关断第一开关525(1)的PMOS晶体管。

延迟电路510进一步包括复用器550。复用器550包括第一输入与非门551，第二输入与非门554，和输出与非门557。第一输入与非门551具有配置成从延迟控制器560接收第七选择信号(记为“s<7>”)的第一输入552，以及耦合到慢速延迟路径518的输出的第二输入553。第二输入与非门554具有耦合到快速延迟路径515的的输出的第一输入555，以及配置成从延迟控制器560接收第七选择信号的反相(记为)的第二输入556。为了便于解说，图5中未示出延迟控制器560和输入与非门551和554之间的个体连接。输出与非门557具有：耦合到第一输入与非门551的输出的第一输入558，耦合到第二输入与非门554的输出的第二输入559，以及耦合到延迟电路510的输出(记为“OUT”)的输出。

复用器550配置成根据第七选择信号s<7>的逻辑状态选择性地将快速延迟路径515和慢延迟路径518中的一者的输出耦合到延迟电路510的输出(OUT)。更具体而言，复用器550配置成当第七选择信号s<7>为逻辑1时选择慢速延迟路径518的输出。这是因为第七选择信号s<7>的逻辑1使得第一输入与非门551充当反相器，而第七选择信号的反相的逻辑0使得第二输入与非门554输出逻辑1而不管快速延迟路径515的输出处的逻辑状态。结果，来自慢速延迟路径518的信号被允许通过复用器550传播而来自快速延迟路径515的信号被阻塞。

复用器550配置成当第七选择信号s<7>为逻辑0时选择快速延迟路径515的输出。这是因为第七选择信号s<7>的逻辑0使得第一输入与非门551输出逻辑1而不管慢速延迟路径518的输出处的逻辑状态，而第七选择信号的反相的逻辑1使得第二输入与非门554充当反相器。结果，来自快速延迟路径515的信号被允许通过复用器550传播而来自慢速延迟路径518的信号被阻塞。

延迟控制器560配置成通过由复用器550选择开关525(1)-525(6)中的哪些导通以及延迟路径515和518中的哪一个耦合到延迟电路510的输出(OUT)来调谐延迟电路510的延迟。在图5中所示的示例中，延迟控制器560可以将延迟电路210的延迟设置成13种不同延迟设置中的任意一种，虽然将领会本公开的实施例不限于该示例。

在操作中，被延迟的信号可以被输入到慢延迟路径515和快速延迟路径518二者。延迟控制器560可以将延迟电路510的延迟设置成标记为“0”到“12”的13种不同延迟设置中的一种，其中延迟设置0是最快的延迟设置而延迟设置12是最慢的延迟设置。

对于最快延迟设置0，延迟控制器560关断所有开关525(1)-525(6)并选择快速延迟路径515。该设置导致了通过快速延迟路径515的最快(最短)延迟。

对于延迟设置1，延迟控制器560导通第一开关525(1)而关断其他开关525(2)-525(6)并选择快速延迟路径515。通过导通第一开关525(1)，延迟控制器560将快速延迟路径515的第一延迟级(即，与非门520(1))的输出耦合到慢速延迟路径518的第一电容器C1。这增加了快速延迟路径515的第一延迟级处的电容性负载，藉此增加了第一延迟级的延迟。快速延迟路径515的第一级的延迟可以被增加到约等于第一开关525(1)被关断时快速延迟路径515的第一级的延迟和第一开关525(1)被关断时慢速延迟路径518的第一级的延迟的平均数的延迟。这是因为当第一开关525(1)被导通时，第一电容器C1由两个与非门(即，与非门520(1)和530(1))驱动，而当第一开关525(1)被关断时，第一电容器C1仅由一个与非门(即，与非门530(1))驱动。

对于延迟设置2到6，在选择了快速延迟路径的情况下，延迟控制器560在图5中从左到右渐进导通更多的开关525(1)-525(6)。更具体而言，延迟控制器560针对延迟设置2导通开关552(1)和552(2)，针对延迟设置3导通开关525(1)-525(3)，针对延迟设置4导通开关525(1)-525(4)，针对延迟设置5导通开关525(1)-525(5)，以及针对延迟设置6导通所有的开关525(1)-525(6)。延迟设置6导致通过快速延迟路径515的最慢延迟(最长延迟)。由此，通过快速延迟路径515的延迟随着从延迟设置0移动到延迟设置6而渐进增加。

在延迟设置6，通过快速延迟路径515和慢速延迟路径518的延迟可以大致相等。由此，延迟控制器560可以针对延迟设置6选择快速延迟路径515或者慢速延迟路径518。

对于延迟设置7，延迟控制器560导通开关525(1)-525(5)而关断第六开关525(6)并选择慢速延迟路径518。通过关断第六开关525(6)，延迟控制器560相对于延迟设置6的慢速延迟路径518的第六延迟级的延迟增加了慢速延迟路径518的第六延迟级(即，与非门530(6))的延迟。这是因为，在延迟设置6，慢速延迟路径518和快速延迟路径515二者的第六延迟级(即，与非门520(6)和530(6))驱动第六电容器C6，而在延迟设置7，仅慢速延迟路径518的第六延迟级(即，与非门530(6))驱动第六电容器C6。

对于延迟设置8到12，在选择了慢速延迟路径的情况下，延迟控制器560在图5中从右到左逐渐关断更多的开关525(1)到525(5)。更具体而言，延迟控制器560针对延迟设置8关断开关525(5)和525(6)，针对延迟设置9关断开关525(4)-525(6)，针对延迟设置10关断开关525(3)-525(6)，针对延迟设置11关断开关525(2)-525(6)，以及针对延迟设置12关断所有的开关525(1)-525(6)。延迟设置12导致通过慢速延迟路径518的最慢延迟(最长延迟)。这是因为，在延迟设置12，慢速延迟路径518中的每个延迟级需要驱动相应电容器C1-C6而没有来自快速延迟路径中相应延迟级的帮助。由此，慢速延迟路径中的延迟随着从延迟设置7移动到延迟设置12而渐进增加。

图4中的表格针对以上所讨论的每个延迟设置示出了导通的开关和由延迟控制器560选择的延迟路径。图3示出了延迟设置0到12的延迟的示例(以微微秒为单位)。图3中所示的示例性延迟是针对图5中所示的精细延迟电路的示例性实现的。

在一个实施例中，延迟控制器560可以取决于当前延迟设置而选择性地禁用和启用延迟电路510中的与非门以节省功率。在该实施例中，延迟控制器560可以通过向与非门520(1)-520(6)的第一输入524(1)-524(6)输入逻辑0来禁用快速延迟路径515中的特定与非门520(1)-520(6)，并通过向与非门520(1)-520(6)的第一输入524(1)-524(6)输入逻辑1来启用快速延迟路径515中的特定与非门520(1)-520(6)。类似地，延迟控制器560可以通过向与非门530(1)-530(6)的第一输入535(1)-535(6)输入逻辑0来禁用慢速延迟路径518中的特定与非门530(1)-530(6)，并通过向与非门530(1)-530(6)的第一输入535(1)-535(6)输入逻辑1来启用慢速延迟路径518中的特定与非门530(1)-530(6)。当与非门被禁用时，该与非门的输出状态可以固定保持在1，藉此实质减小与该与非门相关联的动态(切换)功率。当与非门被启用时，该与非门充当反相器，如以上所讨论的。

在该实施例中，当选择特定延迟设置时，延迟控制器560可以禁用延迟电路中对于该延迟设置不需要的与非门来节省功率。例如，当选择延迟设置0时，延迟控制器560可以禁用慢速延迟路径518中的所有与非门530(1)-530(6)来实质减小这些与非门的动态功耗。类似地，当选择延迟设置12时，延迟控制器560可以禁用快速延迟路径515中的所有与非门520(1)-520(6)。

对于延迟设置1-5，延迟控制器560可以禁用慢速延迟路径518中对应于被关断开关的一个或多个与非门530(2)-530(6)。在一方面，若慢速路径518中的与非门对应于被关断的开关，但是毗邻被导通的开关，那么延迟控制器560可以保持该与非门启用。这是为了减少该与非门对慢速延迟路径中紧邻的前一与非门的负载效应的改变，其中该紧邻的前一与非门是被启用的。在该方面，延迟控制器560可以禁用慢速路径518中与被关断且不毗邻被导通开关的开关对应的每个与非门，并且可以启用慢速路径518中对应于被导通开关的每个与非门。例如，若开关525(2)-525(6)被关断，且开关525(1)被导通(延迟设置1)，那么延迟控制器560可以在慢速路径518中禁用与非门530(3)-530(6)且启用与非门530(1)和530(2)。在另一示例中，若开关525(3)-525(6)被关断，且开关525(1)和525(2)被导通(延迟设置2)，那么延迟控制器560可以在慢速路径518中禁用与非门530(4)-530(6)且启用与非门530(1)和530(3)。

对于延迟设置7-12，延迟控制器560可以禁用快速延迟路径515中对应于被关断开关的一个或多个与非门520(2)-520(6)。在一方面，若快速路径515中的与非门对应于被关断的开关，但是毗邻被导通的开关，那么延迟控制器560可以保持该与非门启用。这可以是为了减少该与非门对快速延迟路径中紧邻的前一与非门的负载效应的改变，其中该紧邻的前一与非门是启用的。在该方面，延迟控制器560可以禁用快速路径515中与被关断且不毗邻被导通开关的开关对应的每个与非门，并且可以启用快速路径515中对应于被导通开关的每个与非门。例如，若开关525(5)和525(6)被关断，且开关525(1)-525(4)被导通(延迟设置8)，那么延迟电路560可以在快速路径515中禁用与非门520(6)且启用与非门520(1)-520(5)。在另一示例中，若开关525(4)-525(6)被关断，且开关525(1)-525(3)被导通(延迟设置2)，那么延迟控制器560可以在快速路径515中禁用与非门520(5)和520(6)且启用与非门520(1)-520(4)。

在一个实施例中，延迟电路510中的每个与非门可以由一个或多个偏置电压偏置，这些偏置电压被动态调节以减小由于工艺-电压-温度(PVT)变化引起的与非门延迟的变化。在该实施例中，该一个或多个偏置电压可以由延迟锁相环(DLL)生成。DLL可以(例如，从温度补偿晶体振荡器)接收大致PVT不变的参考时钟，并且可以基于参考时钟调节该一个或多个偏置电压，从而没有来自电容器C1到C6中一者的电容性负载的与非门的延迟随着PVT变化而保持大致恒定。

在一个实施例中，精细延迟电路210或510可以与粗略延迟电路联用。例如，精细延迟电路210或510可以与粗略延迟电路串联耦合。在该示例中，粗略延迟电路可以被用来提供宽泛时间范围上的粗略延迟调节，而精细延迟电路可以被用来提供精细延迟调节。

如上文所讨论的，精细延迟电路210或510可以用于存储器接口中以调节存储器接口中的信号(例如，数据信号)的定时。例如，精细延迟电路210或510(单独或与粗略延迟电路结合)可以被用来延迟数据信号以补偿偏斜和/或将数据信号的数据眼的中心与用来对数据信号采样的数据选通信号或时钟信号的边沿对齐。

就此而言，图6示出了示例性存储器接口600，其中可以使用根据本公开各实施例的一个或多个精细延迟电路。存储器接口600可以用来将存储器控制器(例如，片上系统(SOC)上的)与外部存储器设备(例如，DDR DRAM)对接。存储器接口600包括第一多个触发器615(1)-615(n)、第一多个去偏斜电路620(1)-620(n)、第二多个触发器635(1)-635(n)、第二多个去偏斜电路645(1)-645(n)、第一延迟电路625、以及第二延迟电路640。

在写操作期间，第一多个触发器615(1)-615(n)并行地接收多个数据信号617(1)-617(n)。每个触发器615(1)-615(n)还接收数据选通信号619，该数据选通信号619可以是具有传入数据信号617(1)-617(n)的频率的一半频率的周期性信号。每个触发器615(1)-615(n)在数据选通信号619的上升沿和下降沿上捕捉来自相应数据信号617(1)-617(n)的数据比特，并且将捕捉到的数据比特输出至相应的去偏斜电路620(1)-620(n)，以下更详细地描述去偏斜电路。

数据选通信号619还被输入至第一延迟电路625。在第一延迟电路625之前，数据选通信号619的边沿与触发器615(1)-615(n)的输出数据信号618(1)-618(n)的转变大致对齐。这是因为每个触发器615(1)-615(n)在数据选通信号619的上升沿和下降沿上捕捉相应输出数据信号618(1)-618(n)的数据比特。第一延迟电路625将数据选通信号619延迟四分之一周期，以使得经延迟数据选通信号621的边沿大致在输出数据信号618(1)-618(n)的转变之间居中。

每个去偏斜电路620(1)-620(n)将受控延迟添加至相应的数据信号618(1)-618(n)以补偿从存储器接口600行至存储器设备(例如，DDR DRAM)的数据信号之间的偏斜。该偏斜可能是由于用于将数据信号传输至存储器设备的线的长度失配和/或另一原因所引起的。在被相应的去偏斜电路620(1)-620(n)延迟之后，每个输出数据信号在相应的双向数据线DQ₀-DQ_n-1上被输出至存储器设备。数据选通信号621在双向选通线DQS上被输出至存储器设备。存储器设备使用数据选通信号621来对接收自存储器接口600的数据信号进行采样。

在读操作期间，存储器接口600经由双向数据线DQ₀-DQ_n-1接收来自存储器设备的多个数据信号632(1)-632(n)并且经由双向选通线DQS接收来自存储器设备的数据选通信号634。第二多个去偏斜电路645(1)-645(n)中的每个去偏斜电路接收数据信号632(1)-632(n)之一并且将受控延迟添加至相应的数据信号以补偿数据信号之间的偏斜。

来自存储器设备的数据选通信号634被输入至第二延迟电路640，第二延迟电路640将数据选通信号634延迟四分之一周期。这么做的原因是存储器设备在数据选通信号的边沿与数据信号632(1)-632(n)的转变对齐的情况下输出数据选通信号634。通过使数据选通信号634延迟四分之一周期，第二延迟电路640使经延迟数据选通信号636的边沿大致在数据信号的转变之间居中。

经延迟数据选通636随后被输入至第二多个触发器635(1)-635(n)中的每个触发器的时钟输入端。例如，可以使用时钟树来将经延迟数据选通信号636分发至触发器635(1)-635(n)的时钟输入端。每个触发器635(1)-635(n)在经延迟数据选通信号636的上升沿和下降沿上捕捉来自相应去偏斜电路645(1)-645(n)的输出端638(1)-638(n)的数据比特。结果得到的输出数据信号642(1)-642(n)可被发送给存储器接口600中的附加电路系统(未示出)以供进一步处理。

去偏斜电路620(1)-620(n)和645(1)-645(n)中的每一者可包括根据上文所讨论的任何实施例的精细延迟电路。进一步，延迟电路625和640中的每一者可包括根据上文所讨论的任何实施例的精细延迟电路。将领会，本公开的实施例不限于用于存储器接口中，还可以用于期望精细延迟控制的其他应用中。

图7是解说根据本公开的一实施例的用于控制延迟电路的延迟的方法700的流程图。延迟电路(例如，延迟电路210或510)包括第一延迟路径(例如，快速延迟路径215或515)，第二延迟路径(例如，慢速延迟路径218或518)，以及多个开关(例如，开关225(1)-225(6)或525(1)-525(6))，其中这多个开关中的每一者耦合在第一和第二延迟路径上的不同点之间。

在步骤710，要被延迟的信号被输入到第一延迟路径的输入和第二延迟路径的输入。例如，信号可以被输入到延迟电路(例如，210或510)的输入(例如，IN)，该延迟电路的输入耦合到第一延迟路径(例如，快速延迟路径215或515)的输入和第二延迟路径(例如，慢速延迟路径218或518)的输入。

在步骤720，每个开关根据多个延迟设置的期望的一者而被选择性地导通或关断。例如，每个开关可以由相应选择信号(例如，s<1>到s<6>)的逻辑状态控制，并且可以通过控制相应选择信号的逻辑状态而选择性地导通或关断每个开关。

在步骤730，根据多个延迟设置中期望的一者来选择第一延迟路径的输出或第二延迟路径的输出。例如，第一和第二延迟路径的输出可以被耦合到复用器(例如，复用器250或550)，并且复用器可以被用来选择性地将第一延迟路径的输出或第二延迟路径的输出耦合到延迟电路的输出(例如，OUT)。

应当领会，根据上文讨论的任何实施例的延迟控制器可用设计成执行本文描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器可以通过执行包括用于执行本文描述的延迟控制器的功能的代码的软件来执行本文描述的延迟控制器的功能。软件可以存储在计算机可读存储介质中，诸如RAM、ROM、EEPROM、光盘、和/或磁盘。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。