编码电路、解码电路、编码方法和解码方法

技术领域

本文中讨论的实施方式涉及编码电路、解码电路、编码方法和解码方法。

背景技术

随着光传输装置的传输容量增加，例如使用诸如正交相移键控(QPSK)、16正交调幅(QAM)和64QAM这样的多级调制。在多级调制中，在星座图(constellation)中布置的符号当中的与待调制帧信号中的各比特串的值的组合对应的符号被分配给比特串(该分配在下文中被称为“符号映射”)，因此，生成了具有基于符号的强度和相位的光信号。

概率整形技术(下文中被称为“PS”)通过转换比特串的值来生成符号映射的概率分布，使得随着星座图内的区域越靠近星座图的中心，分配在该区域中的符号的数量越大(参照例如美国专利No.10091046)。这改善了从帧产生的信号光的噪声耐量。

在PS中，例如，使用分布匹配(DM)处理将比特串的标记率变成大于50％的标记率(例如，80％)并对比特值进行偏置。比特值被转换，使得在星座图被分割成的第一象限至第四象限的每个中，朝向星座图的中心，映射符号的概率较高。为了确定待分配符号所处的象限，使用使标记率被保持在大致50％的随机位。

作为随机位，例如，使用通过执行前向误差校正(FEC)的编码处理以校正比特串的误差而生成的奇偶校验位。当将FEC与PS结合使用时，将奇偶校验位插入任何不经历DM处理的比特串中并将奇偶校验位用于确定星座图的象限以形成朝向星座图的中心，映射符号的概率较高的分布(参照例如F.Buchali等人的“Rate Adaptation and Reach Increase byProbabilistically Shaped 64-QAM:An Experimental Demonstration”，《JOURNAL OFLIGHTWAVE TECHNOLOGY》，2016年4月1日，第7期，第34卷)。

发明内容

本公开的目的是提供可以实现执行不对称符号映射的概率整形的编码电路、解码电路、编码方法和解码方法。

根据实施方式的一方面，一种编码电路包括：分配器，该分配器向第一帧内的多个比特串分配与所述多个比特串的每个值对应的符号，所述符号在多级调制的星座图内的多个符号中；转换器，该转换器对所述多个比特串当中的除了预定比特串之外的目标比特串的值进行转换，使得随着所述星座图内的区域越靠近所述星座图的中心，所述多个符号当中的分配在所述区域中的符号的数量越大；发生器，该发生器在所述目标比特串的值被转换之后产生用于校正所述多个比特串的误差的误差校正码；以及插入电路，该插入电路使所述误差校正码延迟并将所述误差校正码插入在所述第一帧之后的第二帧内的预定比特串中，其中，所述分配器向所述多个比特串分配与所述目标比特串的值对应的一个符号，所述一个符号在所述星座图被分割成的多个象限当中的与所述预定比特串的值对应的象限内的多个符号中，并且其中，所述转换器基于所述预定比特串的值来切换转换前后的所述目标比特串的值之间的关联关系。

附图说明

图1是例示了光传输系统的示例的配置图；

图2是例示了应答器的示例的配置图；

图3是例示了根据比较例的编码电路的配置图；

图4是例示了根据比较例的解码电路的配置图；

图5是例示了概率整形处理的示例的图；

图6是例示了对称符号映射的示例的图；

图7是例示了通过转换比特串的值来形成符号映射的概率分布的示例的图；

图8是例示了不对称符号映射的示例的图；

图9是例示了通过转换比特串的值来形成符号映射的概率分布的另一示例的图；

图10是例示了根据第一实施方式的编码电路的配置图；

图11是例示了根据第一实施方式的通过转换比特串的值来形成符号映射的概率分布的示例的图；

图12是例示了当使用16QAM时的不对称符号映射的示例的图；

图13是例示了当使用16QAM时的查找表的示例的图；

图14是例示了当使用256QAM时的不对称符号映射的示例的图；

图15是例示了当使用256QAM时的查找表的示例的图；

图16是例示了根据第一实施方式的解码电路的示例的图；

图17是例示了PS逆转换器的查找表的示例的图；以及

图18是例示了根据第二实施方式的编码电路的配置图。

具体实施方式

在将误差校正码与PS结合使用的情况下，在接收帧的处理中，在对比特串的值执行误差校正之后，将通过误差校正而获得的比特串的正常值返回到PS转换之前的值。因此，在发送帧的处理中，将按照生成误差校正码之前在接收处理中接收到的帧的顺序来执行PS的转换处理。

因此，在PS的转换处理中，可以不基于误差校正码来确定待分配符号的象限，并且基于转换前后的值之间的预定关联关系来仅转换不包括奇偶校验位的其它比特串的值。当执行使与星座图中彼此相邻的象限内的符号对应的比特串的值相对于象限之间的线对称的符号映射(下文中称为“对称符号映射”)时，转换后的比特串的值相对于象限之间的线对称地分布。因此，可以形成朝向星座图的中心，映射符号的概率较高的分布。

然而，当执行不使与星座图中彼此相邻的象限内的符号对应的比特串的值相对于象限之间的线对称的符号映射(下文中称为“不对称符号映射”)时，转换后的比特串的值相对于象限之间的线不对称地分布。因此，不能形成朝向星座图的中心，映射符号的概率较高的分布，并且不能实现PS。

参考附图描述与用于实现执行不对称符号映射的概率整形的技术相关的实施方式的示例。

光传输系统

图1是例示了光传输系统的示例的配置图。光传输系统包括一对波长复用的光传输装置7a和7b，光传输装置7a和7b经由作为光纤等的传输路径80和81彼此联接。波长复用的光传输装置7a和7b中的每个向另一个波长复用的光传输装置发送波长复用的光信号S，并且波长复用的光传输装置7a和7b中的每个从另一个波长复用的光传输装置接收波长复用的光信号S，该光信号S是通过对具有不同波长的多个光信号进行波长复用而获得的。

波长复用的光传输装置7a包括多个应答器1a、光复用器30a、光解复用器31a、光放大器50a和51a和管理部6a。波长复用的光传输装置7b包括多个应答器1b、光复用器30b、光解复用器31b、光放大器50b和51b以及管理部6b。

应答器1a和1b发送和接收光信号。作为示例，光信号采用由ITU-T建议G.709定义的OTUCn帧格式。

应答器1a和1b联接到网络(NW)装置9，网络装置9是安装到客户端网络侧的路由器等。应答器1a和1b与网络装置9进行多个客户端信号的发送和接收。应答器1a和1b使来自网络装置9的多个客户端信号被存储在公共帧中。应答器1a和1b将帧输出到光复用器30a和30b。应答器1a和1b从自光解复用器31a和31b接收的帧中提取多个客户端信号，并且将客户端信号发送到网络装置9。

光复用器30a和30b是例如光选择开关或滤光器。光复用器30a和30b对从应答器1a和1b输入的光信号进行波长复用，以生成波长复用的光信号并将波长复用的光信号输出到光放大器50a和50b。光放大器50a和50b放大波长复用的光信号，并且将放大后的波长复用的光信号输出到传输路径80和81。

波长复用的光信号从传输路径81和80被输入到光放大器51a和51b。光放大器51a和51b放大波长复用的光信号，并且将放大后的波长复用的光信号输出到光解复用器31a和31b。

光解复用器31a和31b是例如光选择开关或滤光器，并且将波长复用的光信号解复用成具有不同波长的光信号。光信号从光解复用器31a和31b被输入到应答器1a和1b。

管理部6a和6b是例如具有诸如中央处理单元(CPU)这样的处理器的电路，并且控制波长复用的光传输装置7a和7b。例如，管理部6a和6b设置光放大器50a和50b中的增益，并且设置将在光复用器30a和30b中被波长复用的帧。例如，管理部6a和6b设置将在光解复用器31a和31b中被解复用的光信号，并且配置在应答器1a和1b中的与在帧内存储客户端信号相关的设置。

应答器

图2是例示了应答器1a和1b的示例的配置图。应答器1a和1b中的每一个包括多个收发器模块10、成帧器芯片11、数字信号处理器(DSP)12、模数转换器(DA/AD)13、模拟相干光学器件(ACO)14和设置处理部15。

收发器模块10是经由例如电耦合器可附接到安装有成帧器芯片11的电路板和可从该电路板被拆除的光学模块。收发器模块10与网络装置9进行客户端信号的发送和接收。各客户端信号的帧格式的示例是同步光学网络(SONET)帧和千兆以太网GigabitEthernet(GbE)(注册商标)帧。然而，帧格式不限于此。

首先，描述将在从收发器模块10到ACO 14的上游方向上执行的处理。

收发器模块10将从网络装置9接收的客户端信号从光信号转换成电信号，并且将转换后的客户端信号输出到成帧器芯片11。成帧器芯片11使从收发器模块10输入的客户端信号被存储在帧中。在该示例中，帧的示例是OTUCn帧。然而，帧不限于此。可以使用其它帧。

成帧器芯片11将帧输出到DSP 12。DSP 12针对帧生成误差校正码，经由多级调制对帧进行调制，并且将调制后的帧输出到模数转换器13。模数转换器13将帧从数字信号转换成模拟信号，并且将帧输出到ACO 14。ACO 14将帧从电信号转换成光信号，并且将帧输出到光复用器30a和30b。

接下来，描述将在从ACO 14到收发器模块10的下游方向上执行的处理。

ACO 14从光解复用器31a和31b接收光信号，将光信号转换成电信号，并且将电信号输出到模数转换器13。模数转换器13将电信号从模拟信号转换成数字信号，并且将电信号输出到DSP 12。DSP 12对电信号进行解调以再现帧，误差校正，并且将帧输出到成帧器芯片11。

成帧器芯片11从帧中提取客户端信号，并且将客户端信号输出到收发器模块10。收发器模块10将客户端信号从电信号转换成光信号，并且将客户端信号输出到网络装置9。

设置处理部15按照管理部6a和6b的指令在成帧器芯片11、DSP 12和ACO 14中配置各种设置。

DSP 12包括编码电路120和解码电路121。编码电路120对上游帧内的多个比特串进行编码。解码电路121对下游帧内的多个比特串进行解码。每个比特串是通过对帧的串行数据执行并行转换而获得的比特值的示例。

比较例

图3是例示了根据比较例的编码电路120的配置图。编码电路120包括解复用器(DMUX)20、PS转换器21、复用器(MUX)22、FEC编码器(FEC-ENC)23和符号映射部24。PS转换器21包括DM处理部210和查找表(LUT)211。在该示例中，将64QAM用作多级调制，但多级调制不限于此。

首先，描述帧的配置的示例。参考符号Xa指示连续输入到符号映射部24的帧FRn和FRn+1内的比特串的细节。横坐标指示时间。帧FRn和FRn+1中的每个具有固定周期T，并且包括级别0至2的并行比特串。级别2的比特串表示最高有效位(most significant bit,MSB)，而级别0的比特串表示最低有效位(least significant bit,LSB)。级别2的比特串是预定比特串的示例。

级别0至2的比特串包括客户端信号的数据#0至#2。数据#0和#1已经经历了DM处理部210的DM处理，而数据#2没有经历DM处理。

由FEC编码器23生成的奇偶校验位被插入级别2的比特串中。对于帧FRn，FEC编码器23在对包括数据#0至#2的数据区域DTn进行编码的处理中生成FEC奇偶校验位PYn，并且将所生成的FEC奇偶校验位PYn添加到数据#2的末尾。对于帧FRn+1，FEC编码器23在对包括数据#0至#2的数据区域DTn+1进行编码的处理中生成FEC奇偶校验位PYn+1，并且将所生成的FEC奇偶校验位PYn+1添加到数据#2的末尾。

下面，描述编码电路120的操作。帧信号Sin从成帧器芯片11输入到解复用器20。帧信号Sin是串行比特串。解复用器20对帧信号Sin执行串行-并行转换，以将帧信号Sin解复用成级别0至2的比特串。

级别0至2的比特串是经由单独的通道传输的。级别2的比特串被输入到复用器22。级别0和1的比特串经由PS转换器21被输入到复用器22。

PS转换器21执行PS，以形成符号映射部24对级别0至2的比特串执行的符号映射的概率分布。DM处理部210对级别0和1的比特串执行DM处理。DM处理将级别0和1的比特串的标记率增大至大于50％(例如，80％)的标记率，使得级别0和1的各比特串的值“1”的数量大于级别0和1的各比特串的值“0”的数量。因此，比特串的值的分布被偏置。与该示例相反，可以通过DM处理将标记率降低至低于50％的标记率。

经历了DM处理的比特串被输入到LUT 211。通过LUT 211转换比特串的值。因此，比特值被转换，使得在星座图被分割成的第一象限至第四象限的每个中，朝向星座图的中心，映射符号的概率较高。转换后的比特串被输入到复用器22。例如，LUT 211可以由存储电路等构成。

复用器22将级别0至2的比特串复用，并且将复用的级别0至2的比特串输出到FEC编码器23。

FEC编码器23与帧的周期T同步，并且对比特串的数据#0至#2进行编码，以针对各帧生成FEC奇偶校验位。FEC编码器23将奇偶校验位插入级别2的比特串中。奇偶校验位是误差校正码的示例，并且被解码电路121用于对数据#0至#2执行误差校正。FEC编码器23将编码后的级别0至2的比特串输出到符号映射部24。

符号映射部24将64-QAM星座图内的多个符号当中的与级别0至2的比特串的值对应的符号分配给比特串。符号映射部24将与所分配的符号对应的输出信号Sout输出到模数转换器13。以上述方式，解码电路121进行操作。

图4是例示了根据比较例的解码电路121的配置图。解码电路121包括解调器40、复用器(MUX)41、FEC解码器(FEC-DEC)42、解复用器(DMUX)43、PS逆转换器44和复用器(MUX)45。PS逆转换器44包括LUT 440和逆分布匹配(IDM)处理部441。

解调器40基于从模数转换器13输入的输入信号Sin’来确定级别0至2的比特串的值。解调器40基于在输入信号Sin'中指示的符号来确定比特串的值“0”和“1”的确定性或似然性。级别0至2的比特串作为对数似然比(LLR)被发送到单独的通道。解调器40将级别0至2的比特串的值输出到复用器41。

复用器41复用级别0至2的比特串，并且将复用的级别0至2的比特串输出到FEC解码器42。

FEC解码器42基于插入级别2的比特串中的奇偶校验位来校正确定结果的误差。FEC解码器42与帧的周期T同步，并且从级别2的比特串中提取FEC奇偶校验位。FEC解码器42基于奇偶校验位对比特串的数据#0至#2进行解码，由此对各比特串执行误差校正。FEC解码器42将经历了误差校正的比特串输出到解复用器43。

解复用器43将从FEC解码器42输入的信号解复用成级别0至2的比特串。级别2的比特串被输入到复用器45。级别0和1的比特串经由PS逆转换器44被输入到复用器45。

PS逆转换器44对级别0至2的各比特串执行逆转换。逆转换是PS转换器21的转换的逆处理。例如，PS逆转换器44对已经被转换的级别0和1的各比特串的值进行逆转换，使得随着星座图内的区域越靠近星座图的中心，分配在该区域中的符号的数量越大。通过LUT 440来转换级别0和1的比特串的值。该转换将比特串的值恢复为通过编码电路120的LUT 211转换前的值。例如，LUT 440由存储电路等构成。

IDM处理部441对级别0和1的各比特串执行逆DM处理。逆DM处理是DM处理部210进行的DM处理的逆处理。逆DM处理将级别0和1的比特串恢复为通过DM处理部210转换前的值。

复用器45复用级别0至2的比特串，并且将复用的级别0至2的比特串作为输出信号Sout’输出到成帧器芯片11。以上述方式，执行解码处理。

下面，描述PS处理。

图5是例示了PS处理的示例的图。在该示例中，为了便于说明，例示了16-QAM星座图。在星座图中，作为信号点的符号P11至P14、P21至P24、P31至P34和P41至P44被均匀地布置在第一象限至第四象限中。

指示符号P11至P14、P21至P24、P31至P34和P41至P44的圆的大小指示映射符号的概率值。在PS之前映射符号P11至P14、P21至P24、P31至P34和P41至P44的概率彼此相等。

随着符号P11至P14、P21至P24、P31至P34和P41至P44越靠近星座图的中心点O，在PS之后映射符号的概率越高。例如，映射距中心点O的距离最短的符号P22、P23、P32和P33的概率最高，而映射距中心点O的距离最长的符号P11、P14、P41和P44的概率最低。

在生成用于符号映射的概率分布时，级别0和1的各比特串的值被转换，使得分配靠近中心点O布置的符号P22、P23、P32和P33的概率高，并且基于级别2的比特串的值来确定符号P11至P14、P21至P24、P31至P34和P41至P44的象限。

图6是例示了对称符号映射的示例的图。在符号映射时，分配在星座图的中心O处在沿着彼此正交的I轴和Q轴的垂直和水平方向上布置的多个符号(参照单元内的“圆圈”)当中的与比特串的值的组合对应的符号。

在该示例中，符号映射部24通过执行格雷码映射将级别0至2的比特串映射到符号。例如，当使用误差校正码的编码方法是比特交织编码调制(BICM)时，使用格雷码映射。

符号映射部24基于排列为格雷码的I值和Q值来确定待分配的符号。符号映射部24使用级别0至2的比特串的值作为I值和Q值。例如，当级别0至2的比特串的值用作I值并且为“1”、“0”和“0”并且级别0至2的比特串的值用作Q值并且为“1”、“0”和“1”时，分配由符号W指示的符号。与I轴方向上的符号对应的I值的布置与Q轴方向上的符号对应的Q值的布置相同。

例如，符号映射部24可以将级别0至2的各比特串的相同值分配给级别0至2的各比特串的I值和Q值二者。例如，当级别0至2的比特串的值为“1”、“1”和“1”时，级别0至2的比特串的I值为“1”、“1”和“1”并且级别0至2的比特串的Q值为“1”、“1”和“1”。

符号映射部24可以另选地将级别0至2的比特串的值分配给I值和Q值。例如，当级别0至2的比特串的值是用于连续2比特并且为“1”、“0”和“1”以及“0”、“1”和“0”时，I值为“1”、“0”和“1”并且Q值为“0”、“1”和“0”。

基于级别2的比特串的I和Q值，符号映射部24确定将被分配的符号的象限。当I值为“0”且Q值为“0”时，分配第一象限内的符号。当I值为“1”且Q值为“0”时，分配第二象限内的符号。当I值为“1”且Q值为“1”时，分配第三象限内的符号。当I值为“0”且Q值为“0”时，分配第四象限内的符号。

以上述方式，符号映射部24基于级别2的比特串的值来确定在星座图被分割成的第一象限至第四象限当中的待分配符号所处的象限。

设置在PS转换器21的下游侧的FEC编码器23将奇偶校验位插入级别2的比特串中。因此，PS转换器21不能确定待分配符号的象限，并且仅基于其它级别0和1的比特串的值来确定符号在各象限内的位置。

在PS转换器21使DM处理部210对级别0和1的比特串的值的分布进行偏置之后，PS转换器21使LUT 211转换级别0和1的比特串的值，使得随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越大。

在格雷码映射时，级别0和1的比特串中包括的并对应于星座图中彼此相邻的第一象限和第二象限内的符号的值以及级别0和1的比特串中包括的并对应于星座图中彼此相邻的第三象限和第四象限内的符号的值相对于第一象限和第二象限以及第三象限和第四象限之间的线是对称的。例如，级别0和1的比特串中包括的并对应于相对于I轴对称定位的符号的值是相同的，而级别0和1的比特串中包括的并对应于相对于Q轴对称定位的符号的值是相同的。格雷码映射是对称符号映射的示例。

图7是例示了通过转换比特串的值来形成符号映射的概率分布的示例的图。在LUT211中，将转换前后的值(例如，从DM处理部210输入的输入比特串的值和将被输出到复用器22的输出比特串的值)关联并登记。例如，当级别0和1的输入比特串的值为“0”和“0”时，输出比特串的值为“1”和“0”。

输入比特串的值表示2比特无符号整数(在该示例中，0、1、2或3)，并且对应于星座图内的幅度。输入比特串的值“0”和“0”指示具有最小幅度并位于星座图内的最内位置的符号。输入比特串的值“1”和“1”指示具有最大幅度并位于星座图内的最外位置的符号。

参考符号Ga指示基于I值或Q值在星座图中的符号映射的概率分布的示例。例如，假定DM处理部210使输入比特串的值偏置，使得级别1和0的比特串的值“0”和“0”的概率最高，级别1和0的比特串的值“0”和“1”的概率第二高，级别1和0的比特串的值“1”和“0”的概率第三高，并且级别1和0的比特串的值“1”和“1”的概率最低。在这种情况下，级别1和0的输出比特串的值“1”和“0”的概率最高，级别1和0的输出比特串的值“1”和“1”的概率第二高，级别1和0的输出比特串的值“0”和“1”的概率第三高，并且级别1和0的输出比特串的值“0”和“0”的概率最低。

由于格雷码映射是对称符号映射，因此级别1和0的比特串的值相对于穿过中心O延伸的I轴对称并且相对于穿过中心O延伸的Q轴对称。因此，随着星座图内的区域越接近星座图的中心O，在该区域中映射符号的概率越高。

另一方面，当符号映射部24执行不对称符号映射时，LUT 211不会形成如上所述的这种概率分布。

图8是例示了不对称符号映射的示例的图。在该示例中，符号映射部24通过执行所设定的分割将级别0至2的比特串映射到符号(参见单元内的“圆”)。例如，当使用误差校正码的编码方法是多级编码(MLC)时，使用所设定的分割。

符号映射部24基于按照所设定的分割而排列的I值和Q值来确定待分配的符号。与I轴方向上的符号对应的I值的布置和与Q轴方向上的符号对应的Q值的布置相同。

在格雷码映射中，所设定的分割中的级别0和1的比特串的值的布置不同于级别0和1的比特串的值的布置。在所设定的分割中，级别0和1的比特串中包括的并对应于星座图中彼此相邻的第一象限和第二象限内的符号的值以及级别0和1的比特串中包括的并对应于星座图中彼此相邻的第三象限和第四象限内的符号的值相对于第一象限和第二象限与第三象限和第四象限之间的线不是对称的。例如，级别0和1的比特串中包括的并对应于相对于I轴对称定位的符号的值是不同的，而级别0和1的比特串中包括的并对应于相对于Q轴对称定位的符号的值是不同的。所设定的分割是不对称符号映射的示例。

如下所述，可以不执行不对称符号映射，使得随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越高。

图9是例示了通过转换比特串的值来形成符号映射的概率分布的另一示例的图。LUT 211与图7中图示的相同。

参考符号Gb指示基于I值或Q值的星座图中的映射符号的概率分布的示例。例如，假定DM处理部210使输入比特串的值偏置，使得级别1和0的比特串的值“1”和“1”的概率最高，级别1和0的比特串的值“1”和“0”的概率第二高，级别1和0的比特串的值“0”和“0”的概率第三高，并且级别1和0的比特串的值“0”和“1”的概率最低。在这种情况下，级别1和0的输出比特串的值“0”和“0”的概率最高，级别1和0的输出比特串的值“0”和“1”的概率第二高，级别1和0的输出比特串的值“1”和“0”的概率第三高，并且级别1和0的输出比特串的值“1”和“1”的概率最低。

由于所设定的分割是不对称符号映射，因此级别1和0的比特串的值相对于I轴和Q轴不对称。因此，在位于I轴在其间延伸的两侧中的一侧的各象限中，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越高。然而，在位于I轴在其间延伸的两侧中的另一侧的其它各象限中，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越低。在位于Q轴在其间延伸的两侧中的一侧的各象限中，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越高。然而，在位于Q轴在其间延伸的两侧中的另一侧的各象限中，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越低。

因此，根据比较例中描述的配置，不能够实现执行不对称符号映射的概率整形。

第一实施方式

另一方面，根据第一实施方式的编码电路120基于级别2的比特串的值来切换LUT内的输入比特串与输出比特串之间的关联关系，而级别2的比特串被包括在前一帧中并且在级别2的比特串中插入有所确定的奇偶校验位。编码电路120可以基于所确定的级别2的比特串的值，使得对于星座图内的各象限，输入比特串与输出比特串之间的关联关系有所不同。因此，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越高。

图10是例示了根据第一实施方式的编码电路120的配置图。图10中例示的与图3中例示的配置一样的配置由与图3中例示的参考符号相同的参考符号指示，并且将不进行描述。编码电路120执行根据第一实施方式的编码方法。

编码电路120包括解复用器20、26和27、PS转换器21a、FEC编码器23、奇偶校验位插入电路25以及符号映射部24。PS转换器21包括DM处理部210、LUT 211a和复用器212。奇偶校验位插入电路25包括延迟发生器(DELAY)250和选择器(SEL)251。在该示例中，将64QAM用作多级调制，但是多级调制不限于此。

首先，描述帧的配置的示例。参考符号Xb指示连续输入到符号映射部24的帧FRn和FRn+1的比特串的细节。横坐标指示时间。如同比较例中描述的比特串，级别0至2的比特串包括客户端信号的数据#0至#2。数据#0和#1已经经历了DM处理部210的DM处理，而数据#2没有经历DM处理。

由FEC编码器23生成的奇偶校验位被插入级别2的比特串中。与比较例不同，奇偶校验位PYn没有被插入包括产生奇偶校验位PYn的数据#0至#2的帧FRn中。奇偶校验位PYn被插入在帧FRn之后的帧FRn+1内的级别2的比特串中。因此，与奇偶校验位PYn的数据量对应的延迟时间Td被提供给奇偶校验位PYn。

以与上述相同的方式，从帧FRn之前的另一帧FRn-1的数据#0至#2生成的奇偶校验位PYn-1被插入帧FRn内的级别2的比特串中，并且从帧FRn+1的数据#0至#2生成的奇偶校验位PYn+1被插入帧FRn+1之后的帧内的级别2的比特串中。

以前述方式，奇偶校验位PYn-1、PYn和PYn+1被延迟。奇偶校验位PYn-1被插入帧FRn内的级别2的比特串中，奇偶校验位PYn被插入帧FRn+1内的级别2的比特串中，并且奇偶校验位PYn+1被插入帧FRn+1之后的帧内的级别2的比特串中。因此，设置在FEC编码器23上游侧的PS转换器21a可以基于所确定的奇偶校验位来识别待分配符号所处的象限。

下面，描述编码电路120的操作。级别0和1的比特串从解复用器20被输入到DM处理部210。DM处理部210使比特串的值的分布偏置。比特串被输入到复用器212。

级别2的比特串经由奇偶校验位插入电路25被输入到复用器212。

奇偶校验位插入电路25是插入电路的示例，并且延迟了奇偶校验位并将奇偶校验位插入产生奇偶校验位的帧之后的帧内的级别2的比特串中。级别2的比特串被输入到奇偶校验位插入电路25内的选择器251。

选择器251按照来自设置处理部15的选择信号，从级别2的比特串和奇偶校验位中选择将输出到复用器212的数据。奇偶校验位经由延迟发生器250从FEC编码器23输入到选择器251。延迟发生器250例如是缓冲电路，并且将奇偶校验位延迟时间Td并将奇偶校验位输出到选择器251。

选择信号给出了按照时间选择输出数据的指令。因此，选择器251在与帧的顶部对应的时间Tf选择奇偶校验位，并且在时间(Tf+Td)选择来自解复用器20的比特串(例如，数据#2)。因此，如参考符号Xb所指示的，奇偶校验位被插入后续帧中。在该示例中，奇偶校验位被插入恰在产生奇偶校验位的帧之后的帧中。然而，奇偶校验位可以被插入在产生奇偶校验位的帧之后的任何帧中。

复用器212复用级别0至2的比特串，并且将复用的级别0至2的比特串输出到LUT211a。

LUT 211a将级别0和1的比特串的值转换，使得随着星座图内的区域越靠近星座图的中心，分配在该区域中的符号的数量越大。LUT 211a按照级别2的比特串的值将级别0和1的比特串的值切换成转换后的级别0和1的比特串的值。例如，LUT 211a由存储电路等构成。

图11是例示了根据第一实施方式的通过转换比特串的值来形成符号映射的概率分布的示例的图。在LUT 211a中，将转换前后的值(例如，从复用器212输入的输入比特串的值和将被输出到符号映射部24的输出比特串的值)关联并登记。

与比较例不同，在LUT 211a中，级别2的比特串的值被登记为输入比特串和输出比特串。由于级别2的比特串的值未被转换，因此输入比特串的值与输出比特串的值相同。

基于级别2的比特串的值，切换转换前后级别0和1的比特串的值之间的关联关系。例如，当级别2的比特串的值为“0”时，级别0和1的输入比特串的值“0”和“0”与级别0和1的输出比特串的值“1”和“1”关联。当级别2的比特串的值为“1”时，级别0和1的输入比特串的值“0”和“0”与级别0和1的输出比特串的值“0”和“0”关联。例如，与输入比特串的值“0”和“0”关联的输出比特串的值根据级别2的比特串的值而变化。

级别2的比特串被用于确定将由符号映射部24分配的符号的象限。因此，LUT211a可以使转换前后的级别0和1的比特串的值之间的关系针对每个象限而不同。如随后描述的，即使当使用不对称符号映射时，PS转换器21a也可以使星座图内的区域中映射符号的概率随着该区域越靠近星座图的中心O而越高。

参考符号Gc指示基于I值或Q值，星座图中的符号映射的概率分布的示例。在该示例中，图8中图示的所设定分割被用作不对称符号映射的示例。例如，假定DM处理部210使输入比特串的值偏置，使得级别1和0的比特串的值“0”和“0”的概率最高，级别1和0的比特串的值“0”和“1”的概率第二高，级别1和0的比特串的值“1”和“0”的概率第三高，并且级别1和0的比特串的值“1”和“1”的概率最低。

当级别2的比特串的值为“0”时，级别0和1的输出比特串的值“1”和“1”的概率最高，级别0和1的输出比特串的值“1”和“0”的概率第二高，级别0和1的输出比特串的值“0”和“1”的概率第三高，并且级别0和1的输出比特串的值“0”和“0”的概率最低。另一方面，当级别2的比特串的值为“1”时，级别0和1的输出比特串的值“0”和“0”的概率最高，级别0和1的输出比特串的值“0”和“1”的概率第二高，级别0和1的输出比特串的值“1”和“0”的概率第三高，并且级别0和1的输出比特串的值“1”和“1”的概率最低。

LUT 211a可以使转换后的级别0和1的比特串的值根据级别2的比特串的值而变化，而级别2的比特串的值用于确定要分配的符号的象限。因此，即使当PS转换器21a使用不对称符号映射时，PS转换器21a也可以转换级别0和1的比特串的值，使得与图9中图示的比较例不同，随着星座图内的区域越靠近星座图的中心O，分配在该区域中的符号的数量越大。PS转换器21a是转换器的示例。

再次参照图10。级别0至2的比特串被输入解复用器26和符号映射部24中的每个。

解复用器26从级别2的比特串中去除奇偶校验位，并且将比特串输出到FEC编码器23。因此，丢弃未用于编码的插入的奇偶校验位。

FEC编码器23是发生器的示例。FEC编码器23在级别0和1的比特串的值转换之后生成奇偶校验位。FEC编码器23将奇偶校验位插入级别2的比特串的数据#2的末尾。由于FEC编码器23在对级别0和1的比特串的值进行转换之后生成奇偶校验位，因此在基于奇偶校验位对比特串中的每个执行误差校正之后，接收侧的解码电路121可以正常地执行逆DM处理。

编码方法的示例是多级编码(MLC)。然而，可以使用其他块编码、卷积编码等作为编码方法，只要该方法将奇偶校验位与数据#0至#2分开即可。FEC编码器23将比特串输出到解复用器27。

解复用器27从级别2的比特串中提取由FEC编码器23新生成的奇偶校验位，并且将该奇偶校验位输出到延迟发生器250，以便将奇偶校验位插入后续的帧中。解复用器27丢弃除了奇偶校验位之外的数据#0至#2。

符号映射部24是分配器的示例，并且将与比特串的值对应的符号分配给比特串。符号映射部24执行诸如所设定的分割这样的不对称符号映射。

符号映射部24将与级别2的比特串的值对应的象限内的符号当中的、与级别0和1的比特串的值对应的一个符号分配给比特串。如上所述，PS转换器21a基于级别2的比特串的值来切换转换前后级别0和1的比特串之间的关联关系。

基于确定的级别2的比特串的值，针对星座图的各象限转换级别0和1的比特串的值。因此，随着星座图内的区域越靠近星座图的中心O，在该区域中映射符号的概率越高。因此，根据第一实施方式的编码电路120可以使用不对称符号映射来实现PS。

在PS转换器21a使DM处理部210对级别0和1的比特串的值的概率分布进行偏置之后，PS转换器21a基于LUT 211a内的输入比特串和输出比特串之间的关联关系来转换比特串的值。由于PS转换器21a具有作为DM处理部210和LUT 211a的分开的功能，因此与PS转换器21a被配置为一种功能的情况相比，PS转换器21a得以简化。

其他多级调制的示例

在以上示例中，使用64QAM作为多级调制。多级调制不限于此。可以使用另一种方法。

图12是例示了当使用16QAM时的不对称符号映射的示例的图。在该示例中，比特串属于级别0和1。级别1的比特串是预定比特串的示例，并且被用于确定待分配符号的象限。

例如，当级别1的比特串的I值和Q值二者为“1”时，待分配符号的象限是第三象限。在该不对称符号映射中，级别0和1的比特串中包括的并对应于星座图中彼此相邻的第一象限和第二象限内的符号的值以及级别0和1的比特串中包括的并对应于星座图中彼此相邻的第三象限和第四象限内的符号的值相对于第一象限和第二象限与第三象限和第四象限之间的线不是对称的。

图13是例示了当使用16QAM时的LUT 211a的示例的图。在LUT 211a中，登记级别0的输入比特串与级别0的输出比特串之间的关联关系。

在LUT 211a中，登记级别1的输入比特串和级别1的输出比特串。尽管级别1的比特串的值未被转换，但基于级别1的比特串的值来切换级别0的输入比特串和级别0的输出比特串之间的关联关系。

在该示例中，如同使用64QAM的情况，对于星座图的各象限，关联关系有所不同。因此，能够使用不对称符号映射来实现PS。

图14是例示了当使用256QAM时的不对称符号映射的示例的图。在该示例中，比特串属于级别0至3。级别3的比特串是预定比特串的示例，并且被用于确定待分配符号的象限。

例如，当级别3的比特串的I值和Q值二者为“1”时，待分配符号的象限是第三象限。在该不对称符号映射中，级别0和1的比特串中包括的并对应于星座图中彼此相邻的第一象限和第二象限内的符号的值以及级别0和1的比特串中包括的并对应于星座图中彼此相邻的第三象限和第四象限内的符号的值相对于第一象限和第二象限与第三象限和第四象限之间的线不是对称的。

图15是例示了当使用256QAM时的LUT 211a的示例的图。在LUT 211a中，登记级别0至2的输入比特串与级别0至2的输出比特串之间的关联关系。

在LUT 211a中，登记级别3的输入比特串和级别3的输出比特串。尽管级别3的比特串的值未被转换，但基于级别3的比特串的值来切换级别0至2的输入比特串和级别0至2的输出比特串之间的关联关系。

在该示例中，如同使用64QAM的情况，对于星座图的各象限，关联关系有所不同。因此，能够使用不对称符号映射来实现PS。如上所述，图10中图示的编码电路120可以被用于其他多级调制。

以下，描述根据第一实施方式的解码电路121。

图16是例示了根据第一实施方式的解码电路121的配置图。图16中例示的与图4中例示的配置一样的配置由与图4中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第一实施方式的解码电路121与图10中图示的编码电路120对应。解码电路121执行根据第一实施方式的解码方法。

解码电路121包括解调器40、复用器41、FEC解码器42、解复用器43、PS逆转换器44a、复用器45以及延迟发生器46和47。PS逆转换器44a包括LUT 440a和IDM处理部441。

解调器40是确定器的示例，并且基于分配给级别0至2的比特串的一个符号来确定帧内级别0至2的比特串的值。级别2的比特串被输入到复用器41。级别0和1的比特串经由延迟发生器46被输入到复用器41。

延迟发生器46将级别0和1的比特串延迟编码电路120内的奇偶校验位的延迟时间Td。因此，以数据#0至#2的顶部对齐的状态，将比特串的数据#0至#2输入到FEC解码器42。

FEC解码器42是校正器的示例，并且基于插入级别2的比特串中的奇偶校验位来校正解调器40的确定结果的误差。奇偶校验位被插入到编码单元120产生奇偶校验位的帧之后的帧内的级别2的比特串中。然而，由于延迟发生器46将级别0和1的比特串延迟了时间Td，因此奇偶校验位被包括在产生奇偶校验位的帧中。因此，正常地执行解码。

延迟发生器46延迟级别0和1的比特串，以便基于插入到产生奇偶校验位的帧之后的帧内的级别2的比特串中的奇偶校验位来校正解调器40的确定结果的误差。延迟发生器46是第一延迟发生器的示例。

在解码之后，级别2的比特串经由延迟发生器被输入到PS逆转换器44a，并且级别0和1的比特串被输入PS逆转换器44a。

延迟发生器47将级别2的比特串延迟奇偶校验位的延迟时间Td，以便使PS逆转换器44a正常地执行逆转换。因此，重新产生了图10中用参考符号Xb指示的帧配置。

PS逆转换器44a是逆转换器的示例，并且将转换后的级别0和1的比特串的值进行逆转换，使得随着星座图内的区域越靠近星座图的中心，分配在该区域中的符号的数量越大。例如，PS逆转换器44a执行将经编码电路120的PS转换器21a转换的值恢复为转换前的值的处理。

PS逆转换器44a包括LUT 440a和IDM处理部441。PS逆转换器44a对已经被编码电路120的LUT 211a转换的级别0和1的比特串的值逆转换成LUT 440a中的转换前的值。

图17是例示了PS逆转换器44a的LUT 440a的示例的图。在LUT 440a中，登记级别0至2的输入比特串和级别0至2的输出比特串。输入比特串从解复用器43和延迟发生器47被输入到LUT 440a。输出比特串从LUT 440a被输出到复用器45和IDM处理部441。

LUT 440a是通过用编码电路120的LUT 221a的输出比特串替换LUT 221a的输入比特串并且用LUT 221a的输入比特串替换LUT 221a的输出比特串而获得的。因此，LUT 440a基于级别2的比特串的值来切换转换前后的级别0和1的比特串的值之间的关联关系。例如，LUT 440a由存储电路等构成。

例如，当级别2的比特串的值为“0”时，级别0和1的输入比特串的值“0”和“0”与级别0和1的输出比特串的值“1”和“1”关联。当级别2的比特串的值为“1”时，级别0和1的输入比特串的值“0”和“0”与级别0和1的输出比特串的值“0”和“0”关联。例如，与输入比特串的值“0”和“0”关联的输出比特串的值根据级别2的比特串的值而变化。

因此，级别0和1的比特串的值恢复为通过LUT 211a转换之前的值。作为级别2的比特串，将按照编码电路120的LUT 211a使用在级别0和1的比特串的帧之后的帧内插入级别2的比特串中的奇偶校验位。

因此，与级别0和1的比特串相比，延迟发生器47将级别2的比特串延迟奇偶校验位的延迟时间Td。

延迟发生器47使级别2的比特串延迟，以便使用插入到级别2的比特串中的奇偶校验位进行产生奇偶校验位的帧之后的帧内的级别0和1的比特串的值的逆转换。延迟发生器47是第二延迟发生器的示例，并且例如是缓冲电路。

再次参照图16。级别2的比特串从LUT 440a被输入复用器45。级别0和1的比特串从LUT 440a经由IDM处理部441被输入复用器45。IDM处理部441减少比特串的值的偏置。

延迟发生器46和47基于编码电路120对奇偶校验位的延迟来延迟级别0至2的比特串。LUT 440a按照编码电路120的LUT 211a基于级别2的比特串的值来切换转换前后的级别0和1的比特串的值之间的关联关系。

因此，解码电路121可以正常地对由编码电路120编码的帧的比特串进行解码。

第二实施方式

图10中例示的编码电路120仅将奇偶校验位插入后续帧内的级别2的比特串中，但可以将奇偶校验位和数据#2插入后续帧中。这有助于与帧的周期T同步的各种处理。

图18是例示了根据第二实施方式的编码电路120的配置图。图18中例示的与图10中例示的配置一样的配置由与图10中例示的参考符号相同的参考符号指示，并且将不进行描述。

编码电路120包括奇偶校验位插入电路25a而非奇偶校验位插入电路25，并且编码电路120包括复用器和解复用器(MUX/DMUX)26a而非解复用器26。奇偶校验位插入电路25a包括延迟发生器250a和252以及选择器251。奇偶校验位插入电路25a是插入电路的示例。

延迟发生器252将从解复用器20输出的级别2的比特串延迟帧的周期T。因此，级别2的比特串比级别0和1的比特串晚了周期T地被输入到选择器251。级别2的比特串的数据#2被插入到在输入到编码电路120的帧之后的帧中。

延迟发生器250a在奇偶校验位的延迟时间上不同于延迟发生器250。延迟发生器250a将奇偶校验位延迟帧的周期T(>Td)，并且将奇偶校验位输出到选择器251。因此，奇偶校验位被插入到产生奇偶校验位的帧之后的帧的级别2的比特串的数据#2的末尾。延迟发生器250a和252例如是缓冲电路。

选择信号给出了按照时间选择输出数据的指令。因此，选择器251在与帧的顶部对应的时间Tf选择来自解复用器20的比特串(例如，数据#2)，并且在时间(Tf+Ts)选择来自延迟发生器250a的奇偶校验位。时间Ts对应于数据#2的量。

因此，如参考符号Xc所指示的，数据#2和奇偶校验位被插入后续帧中。例如，帧FRn的数据#2和奇偶校验位PYn被插入后续帧FRn+1中。以与上述相同的方式，帧FRn之前的帧中包括的数据#2(DTn-1)和奇偶校验位PYn-1被插入帧FRn中。帧FRn+1中包括的数据#2(DTn+1)和奇偶校验位被插入帧FRn+1之后的帧中。在该示例中，数据#2和奇偶校验位被插入恰在产生奇偶校验位的帧之后的帧中。然而，数据#2和奇偶校验位可以被插入在产生奇偶校验位的帧之后的任何帧中。

级别2的比特串从解复用器20被输入到延迟发生器252以及复用器和解复用器26a。级别0至2的比特串从LUT 211a被输入到复用器和解复用器26a。复用器和解复用器26a丢弃了从LUT 211a输入的级别2的比特串。复用器和解复用器26a对从解复用器20输入的级别2的比特串和从LUT 211a输入的级别0和1的比特串进行复用。复用器和解复用器26a将级别0至2的复用比特串输出到FEC解码器42。因此，级别0至2的比特串被对齐并输入到FEC解码器42，并且正常地从每一帧的数据#0至#2生成奇偶校验位。

奇偶校验位插入电路25a在插入奇偶校验位之前使延迟发生器252延迟级别2的比特串，并且将奇偶校验位插入后续帧中。由于级别2的比特串中包括的数据#2和奇偶校验位被共同插入后续帧中，因此有助于与帧的周期T同步的各种处理。

根据第二实施方式的与编码电路120对应的解码电路121具有与图16中例示的解码电路121的配置相同的配置。解码电路121的延迟发生器46和47给出的延迟时间等于基于编码电路120的帧的周期T。

前述实施方式是本公开的优选实施方式。然而，实施方式不限于此，并且可以在不脱离本公开的主旨的情况下进行各种修改。