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基于FPGA的超高速AES处理器及其实现方法

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本发明公开了一种基于FPGA的超高速AES处理器及其实现方法，本发明的AES处理器包括接口存储区缓冲模块、控制模块、AES加解密模块、只读存储器查找表模块、寄存器模块、输出模块。本发明处理器实现方法的具体步骤为：1初始化数据表；2、初始设置；3、接收数据；4、读取数据；5、选择数据的处理方式；6、判断加解密是否完成；7、结果输出。本发明主要解决现有技术AES处理器控制复杂，模块可移植性差、可靠性和安全性不高以及处理速度慢的问题；使用改进的算法和基于查找表的方法。本发明AES处理器的每级结构固定，控制逻辑简单，模块可移植性强，很适合在单片FPGA中实现，同时可以获得高速度、高精度的特性。

著录项

公开/公告号CN103152165B

专利类型发明专利
公开/公告日2016-01-20

原文格式PDF
申请/专利权人西安电子科技大学;
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申请/专利号CN201310047034.1
发明设计人刘景伟;蔡鑫;孙蓉;李勇;白宝明;
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申请日2013-01-25
分类号H04L9/06(20060101);
代理机构61205 陕西电子工业专利中心;
代理人田文英;王品华
地址 710071 陕西省西安市太白南路2号
入库时间 2022-08-23 09:33:56

法律信息

法律状态公告日

法律状态信息

法律状态
2016-01-20

授权

授权
2013-07-17

实质审查的生效 IPC(主分类):H04L9/06 申请日:20130125

实质审查的生效
2013-06-12

公开

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