SDRAM控制器

摘要： 针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种SDRAM控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与SDRAM之间的数据传送请求,以太网模块将接收到的数据写入IN_FIFO缓冲区,仲裁器负责将IN_FIFO中的数据导入SDRAM。在约定信息速率(CIR)控制器的作用下,仲裁器将SDRAM中的数据写入OUT_FIFO缓冲区,HDLC模块将OUT_FIFO中的数据读出。采用双缓存模块的设计对写入与读出的数据进行缓存,既可减少资源消耗又能够提高SDRAM的读写速率;同时增设CIR控制器来控制从SDRAM中读出的以太网数据是否采用规定的速率。结果表明,文中设计的电路输入数据与输出数据完全一致,能够很好地解决不同数据链路在进行数据交互时的吞吐量差异问题。

摘要： 为满足图像传输领域大容量存储高速率传输的需求,设计了一种基于FPGA(Field Programmable Gate Array)的SDRAM(Synchronous Dynamic Random Access Memory)控制器.通过研究SDRAM的基本原理,使用QUARTUS Ⅱ开发软件,完成了SDRAM的初始化、刷新以及读写等操作.利用Modelsim软件实现了对SDRAM控制器的仿真与调试.最终将程序烧录到FPGA开发板上,通过串口调试助手打印SDRAM中写入的数据,结果表明该控制器能够对SDRAM进行精确的数据读写操作,具有较高的稳定性和可靠性,可根据需求运用到不同的工程中.

摘要： In order to solve the contradiction between image receiving rate and image processing rate in FPGA-based image compression system,a SDRAM controller is designed as a data buffer.As a highcapacity high-speed memory,SDRAM has a very wide range of applications.This paper describes the SDRAM controller system architecture,working principle and timing analysis.In order to simplify the work flow of the state machine,the automatic initializing,self-refreshing and state jumping operations are used to simplify the work flow of the state machine.The working state machine of the SDRAM controller is designed from the application requirements,and the efficient burst read operation and burst write operation are adopted.The validity of the SDRAM controller is demonstrated by simulation example.The system takes fewer resources,perform real-time process for datum,has the very high accuracy,versatility,and has good application value.%为解决基于FPGA的图像压缩系统中图像接收端速率与图像处理速率不匹配的矛盾,设计一种SDRAM控制器作为数据缓存器.作为一种大容量、高速率的存储器,SDRAM有着很广泛的应用.本文介绍了SDRAM控制器的系统结构、工作原理和工作时序.从应用需求出发,设计了SDRAM控制器的工作状态机,采用了高效的突发读操作与突发写操作,为了简化状态机工作流程,使用了自动化的初始化、自刷新、状态跳转操作.该SDRAM控制器完成了仿真验证,系统占用资源小,数据读写处理实时,综合可靠性高,通用性强,有良好的应用价值.

摘要： This paper is based on the requirement of the high reliability and low power consumption for data transmission and storage in aerospace applications. We put forward an adaptive refresh mechanism that a way to combine two kinds of refresh(auto refresh and self-refresh)based on the characteristics of SDRAM.A model is built for the adaptive refresh mechanism to analyze its feasibility and summarizes the calculation method of configuration parameters. The Monte Carlo method is used for simulating and analyzing the effect of the system power consumption. The adaptive refresh mechanism has been implemented on hardware platform and proved that it meets the requirements of high efficiency,reliable transmission and low power consumption of SDRAM controller in aerospace applications.%为满足航天应用中数据传输与存储中高可靠以及低功耗的要求,实现了一种自适应刷新机制的同步动态随机存储(Synchronous Dynamic Random Access MemorySDRAM)控制器.该机制利用SDRAM的自动刷新和自刷新的特点,提出了一种协调两类工作模式自适应执行的方法.对自适应刷新方法进行数学建模,分析了自适应刷新机制的可行性,从而归纳出配置参数的计算方法.建立仿真模型,利用蒙特卡洛方法对自适应刷新机制进行仿真,并讨论对系统功耗的影响.在实际硬件平台实现了自适应刷新机制的SDRAM控制器,满足航天应用中SDRAM控制器高效、可靠传输与低功耗兼顾的要求.

摘要： 针对SDRAM控制器的自动刷新指令控制方法,提出了一种周期分散刷新算法.首先,使用Verilog HDL编写SDRAM控制器.在读写过程,根据SDRAM时钟频率和存储阵列行数,确定连续读/写的次数m.连续m次读/写操作后,控制器发出一次自动刷新指令.在非读写过程,根据状态机长期处于空闲状态的特点,控制器定时发出自动刷新请求,从而周期地发出自动刷新指令.然后,基于光电测量系统对算法进行验证.实验结果表明控制器周期 、及时 、准确地发出了自动刷新指令,读写指令执行效率提高了0.39％.该算法解决了自动刷新指令滞后的问题,提高了读写指令执行效率,具有良好的移植性.

摘要： According to the difficulty in complex timing control of SDRAM, a general SDRAM controller is designed using Field Programmable Gate Array (FPGA). The timing control program is designed by using the design concept of state machine and Verilog hardware description language. By using the simulator of the Modelsim SE 6.0, the simulative waveforms for reading and writing SDRAM are presented with reasonable time sequence and correct logic.%针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列(FPGA)设计SDRAM控制器的方法.使用状态机的设计思想,采用Verilog硬件描述语言对时序控制程序进行了设计.通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读写仿真波形图时序合理、逻辑正确.

摘要： In the digital video image acquisition and real‐time display system ,since the front sensor collects too fast ,u‐sually with back‐end display system clock does not match the amount of data you need to re‐enter the cache to the backend of the display module .To solve these problems ,on the basic research of principles and timing of SDRAM ,using verilog lan‐guage ,the successful implementation of FPGA‐based controller design of SDRAM ,while taking advantage of a good solution to data FIFO buffer data acquisition front‐end and back‐end video display asynchronous clock domains data exchange prob‐lem ,the function of SDRAM cache data is realized .Details are presented below principles and implementation methods ,sim‐ulation and experimental results show that each module ,SDRAM dual‐port controller design implemented with a simple cir‐cuit ,reliable work ,etc .,can be applied in the project after the package other video image acquisition system ,the develop‐ment cycle can be shorten .%在数字视频图像采集及其实时显示系统中，由于前端传感器采集速度过快，一般与后端显示系统时钟不匹配，大量的数据需要先进行缓存再输入给后端的显示模块。针对以上问题，在研究SDRAM 原理和时序的基础上，采用verilog语言，成功实现基于FPGA的SDRAM控制器设计，同时利用FIFO缓存数据很好地解决了前端数据采集和后端视频显示异步时钟域的数据交换问题，实现了SDRAM缓存数据的功能。论文详细介绍各模块的原理和实现方法，实验仿真及结果表明，设计实现的SDRAM 双端口控制器，具有电路简单、工作可靠等优点，封装后可以应用在别的视频图像采集系统的项目中，可缩短开发周期。

摘要： 为实现视频图像处理系统中图像数据的实时处理，使用大容量的存储器完成数据缓存是必不可少的一个环节。针对 SDRAM 的工作原理及时序特性，现提出一种在 FPGA 芯片上实现SDRAM控制器的方案。根据实时图像数据传输速率的要求，SDRAM的操作模式配置为全页突发读写及自动刷新操作模式，将各个操作进行模块化设计并由一个总状态机控制。整个设计采用Verilog实现。实验结果表明，该控制器在视频图像处理系统中实现了本文所提出的数据高速缓存的功能，并具有读写效率高、控制简单、价格低廉等特点。%In order to achieve real-time processing of image data in video image processing,using the large capacity memory to complete the data cache is one essential step.It presents a SDRAM controller solution to FPGA chip in the realization of image data cache during video image pro-cessing in view of the working principles and time sequence characteristics of SDRAM.According to the requirement for real-time image data transmission rate,the operation mode is configured as full-page burst read and write and auto-refresh,with each operation modularization made and controlled by a total state machine.The design is implemented with Verilog.The result show that the controller is used to complete image data cache in the video image processing successful-ly,and that it has advantages of high READ/WRITE rate,simple control and low price and so on.

摘要： 设计一套基于Camera Link数字相机的实时小型化系统.根据Camera Link协议以及Bayer变换算法,采用Cyclone Ⅲ系列FPGA EP3C40F484芯片,通过采集输入的Camera Link信号,异步FIFO与单片SDRAM方式进行数据缓存,利用ADV7123芯片实现8位数模转换,输出1024×768×60Hz的VGA信号.实验结果表明,该系统可以不通过携带Camera Link图像采集卡的计算机,完成对Camera Link信号的转换并直接显示图像,并实现彩色与黑白模式切换.

摘要： SDRAM控制器在SOPC设计中的地位十分重要.本文详细分析了Altera的FPGA设计软件QuartusⅡ中的SDRAM控制器内核各项参数设置的意义和应用范围,并在某型通信设备开发中加以应用,取得较好的效果.

摘要： SDRAM控制器在SOPC设计中的地位十分重要.本文详细分析了Altera的FPGA设计软件QuartusⅡ中的SDRAM控制器内核各项参数设置的意义和应用范围,并在某型通信设备开发中加以应用,取得较好的效果.

摘要： SDRAM控制器在SOPC设计中的地位十分重要.本文详细分析了Altera的FPGA设计软件QuartusⅡ中的SDRAM控制器内核各项参数设置的意义和应用范围,并在某型通信设备开发中加以应用,取得较好的效果.

摘要： SDRAM控制器在SOPC设计中的地位十分重要.本文详细分析了Altera的FPGA设计软件QuartusⅡ中的SDRAM控制器内核各项参数设置的意义和应用范围,并在某型通信设备开发中加以应用,取得较好的效果.

摘要： 多核DSP已经成为软件无线电技术的重要组成部分，主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求，使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号处理的特点，设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件，多核DSP通过执行特殊指令调用时钟控制单元，适时开启和关闭DSP核，从而降低多核DSP的功耗，针对目标多核DSP的实验表明，采用该设计方法能有效地降低多核DSP平均功耗。

摘要： 多核DSP已经成为软件无线电技术的重要组成部分，主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求，使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号处理的特点，设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件，多核DSP通过执行特殊指令调用时钟控制单元，适时开启和关闭DSP核，从而降低多核DSP的功耗，针对目标多核DSP的实验表明，采用该设计方法能有效地降低多核DSP平均功耗。

摘要： 多核DSP已经成为软件无线电技术的重要组成部分，主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求，使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号处理的特点，设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件，多核DSP通过执行特殊指令调用时钟控制单元，适时开启和关闭DSP核，从而降低多核DSP的功耗，针对目标多核DSP的实验表明，采用该设计方法能有效地降低多核DSP平均功耗。

摘要： 多核DSP已经成为软件无线电技术的重要组成部分，主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求，使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号处理的特点，设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件，多核DSP通过执行特殊指令调用时钟控制单元，适时开启和关闭DSP核，从而降低多核DSP的功耗，针对目标多核DSP的实验表明，采用该设计方法能有效地降低多核DSP平均功耗。

摘要： 介绍了一种大容量数据存储器的设计方法,该存储器以高集成度FPGA为控制核心、以大容量SDRAM为存储介质,利用网络传输接口,实现了大容量数据的快速、实时、商效存储。

摘要： 介绍了一种大容量数据存储器的设计方法,该存储器以高集成度FPGA为控制核心、以大容量SDRAM为存储介质,利用网络传输接口,实现了大容量数据的快速、实时、商效存储。

摘要： 本发明提出一种提升总线效率的管路式SDRAM存储器控制器与控制方法。所有的存储器指令，根据是否与资料有关，分成背景指令和前景指令。当所指向的背景指令或前景指令符合所有需求限制时，控制器在最快时间发出指令给DRAM总线。背景伫列和前景伫列有限状态机(FSM)控制器除了总线被占据和受次序管理限制之外均独立工作。换句话说，背景指令和前景指令以管路式或重迭方式工作，来得到最佳的总线使用效率。

摘要： 本发明公开了一种SDRAM控制器及其控制方法，主控制器来控制视频数据控制单元和显示数据控制单元，视频数据控制单元控制与其连接的外部SDRAM进行视频数据的读写操作，使该外部SDRAM可以独自完成一路视频数据的读出和写入，显示数据控制单元控制与其连接的外部SDRAM进行显示数据的读写操作，使该外部SDRAM可以独自完成一路显示数据的读出和写入；优点是SDRAM连续不断的进行读写，同时实现视频数据和显示数据的存取操作，不会造成资源浪费，存取操作灵活性较高。

摘要： 说明一种并行、基于硬件的多线程处理器。该处理器包括一协调各系统功能的通用处理器和支持多硬件线程的多个微引擎。该处理器还包括具有第1存储控制器和第2存储控制器的存储控制系统，前者存储控制器根据存储器指针是指向偶数存储组还是指向奇数存储组对存储器指针进行分类，后者存储器根据存储器指针是读指针还是写指针对存储器指针进行优化。

摘要： 本发明提供一种多存储列SDRAM控制方法以及SDRAM控制器，其在构成多存储列SDRAM的情况下，也能够防止性能的降低，并将部件个数的增加抑制为最小限。在将多个SDRAM装置的数据总线进行连接而构成的多存储列SDRAM的控制方法中，对于所述多个SDRAM装置的中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行数据的读或写。

摘要： 本发明公开了一种SDRAM控制器及对SDRAM存储空间的访问方法，所述SDRAM控制器，用于对同步动态随机存储器(SDRAM)存储空间进行访问，包括：主设备模块、一条以上的上行通道和SDRAM模块；所述主设备模块外接多个需要访问所述SDRAM存储空间的主设备，用于根据预设的主设备与上行信道间的映射关系，将所述主设备发来的读写操作请求以数据包的方式、通过对应的上行通道发送到所述SDRAM模块；所述SDRAM模块用于在接收到所述读写操作请求后，根据所述读写操作请求中携带的控制信息实现对所述SDRAM存储空间的读写操作。本发明简化了系统的设计，提高了对外部SDRAM存储空间访问的效率。

摘要： 本发明提出一种提升总线效率的管路式SDRAM存储器控制器与控制方法。所有的存储器指令,根据是否与资料有关,分成背景指令和前景指令。当所指向的背景指令或前景指令符合所有需求限制时,控制器在最快时间发出指令给DRAM总线。背景伫列和前景伫列有限状态机(FSM)控制器除了总线被占据和受次序管理限制之外均独立工作。换句话说,背景指令和前景指令以管路式或重迭方式工作,来得到最佳的总线使用效率。

摘要： 本发明提供一种DDRx SDRAM存储器刷新方法，包括：(a)若命令状态机处于忙碌状态时收到刷新请求，且N＜M，则命令状态机拒绝刷新请求且拉高第一标志位，并且N加1，其中N为第一计数器的值，M为[4,8]内的任一整数；(b)若N＝M，则拉高第二标志位，第一计数器向命令状态机发送紧急刷新请求；命令状态机响应刷新请求，并向DDRx SDRAM存储器连续发送M个刷新命令。本发明还提供一种DDRx SDRAM存储器控制器。本发明取消了每7.8us必须发送一次刷新命令的常规固定做法；从而保证在SDRAM耐受范围内，正常数据读写操作的命令优先级高于刷新命令的发送，在最大限度内缓解了刷新命令对正常读写命令效率的破坏。

摘要： 本发明公开了一种SDRAM控制器及其控制方法，主控制器来控制视频数据控制单元和显示数据控制单元，视频数据控制单元控制与其连接的外部SDRAM进行视频数据的读写操作，使该外部SDRAM可以独自完成一路视频数据的读出和写入，显示数据控制单元控制与其连接的外部SDRAM进行显示数据的读写操作，使该外部SDRAM可以独自完成一路显示数据的读出和写入；优点是SDRAM连续不断的进行读写，同时实现视频数据和显示数据的存取操作，不会造成资源浪费，存取操作灵活性较高。

摘要： 本发明涉及一种SDRAM控制方法，尤其涉及一种提高控制简易性的SDRAM控制器及其工作方法。本发明的技术方案是，通过大幅减少控制接口，需要的控制的引脚有：clk信号端、rst_n信号端、sdram_wr_req信号端、sdram_rd_req信号端、sys_addr信号端、sys_data_in信号端、sdram_busy信号端、sdram_wr_ack信号端、sdram_rd_ack1信号端、sdram_rd_ack2信号端，其余的信号都交给控制器内部处理，来实现数据存储、读取、控制，本发明还包括一种控制方法，用以实现通少量引脚实现既定功能。本发明的有益效果是通过减少控制引脚，达到客户使用便捷、操作简单、时序稳定的预期目的。

摘要： 说明一种并行、基于硬件的多线程处理器。该处理器包括一协调各系统功能的通用处理器和支持多硬件线程的多个微引擎。该处理器还包括具有第1存储控制器和第2存储控制器的存储控制系统,前者存储控制器根据存储器指针是指向偶数存储组还是指向奇数存储组对存储器指针进行分类,后者存储器根据存储器指针是读指针还是写指针对存储器指针进行优化。