应变硅

摘要： 以互补金属氧化物半导体(CMOS)器件等比例缩小为动力的硅集成电路技术已迈入纳米级尺寸,并将继续保持对摩尔定律的追求,进一步缩小器件尺寸,以满足芯片高度集成化的要求。目前基于CMOS工艺的应变硅技术受到越来越广泛的应用。氮化硅致应变技术是属于应变硅技术中的一种,该技术工艺流程相对简单,成本较低,仅通过在器件上淀积不同应力的氮化硅薄膜就可达到提高载流子迁移率的效果,因此应用越来越普遍。利用等离子体增强化学气象沉积(PECVD)的氮化硅膜,通过适当的工艺条件,可以做到压应力和张应力两种应力的变换,最终可实现在硅片上淀积出应力大于2 GPa的高应力氮化硅膜。

摘要： 弹性应变工程是指通过改变材料弹性应变的大小来调控和优化其物化性能的技术.人们早在1950年左右就发现弹性应变可以大幅提高单晶硅中载流子的迁移率,并在20世纪90年代后期将其应用在CMOS工业中,产生了数百亿美金的效益.但由于当时大弹性应变很难在其它材料体系内实现,弹性应变工程并没有引起人们的普遍关注.近年来,随着纳米材料制备技术的蓬勃发展,人们发现纳米材料能承受比其块体母材高达10～100倍的超大弹性变形.这重新燃起了人们对弹性应变工程的研究兴趣,并取得了很多富有应用前景的成果.例如,理论计算和初步的实验结果表明,拉应变能使锗从间接带隙半导体转变为直接带隙的半导体,从而显著改变其光学特性;应变梯度不仅能增加二硫化钼单分子层材料吸收太阳光的谱宽,而且能降低激子的束缚能,并使其沿应变增加方向定向移动;通过弹性应变调控可大幅提升光催化分解水制氢等.综述了弹性应变工程的发展历史和研究现状,并对其未来的发展方向进行了剖析和展望,期望为本领域的研究人员提供参考!

摘要： 基于泊松方程和边界条件,推导了对称三材料双栅应变硅金属氧化物半导体场效应晶体管(MOSFET:metal oxide semiconductor field effect transistor)的表面势解析解.利用扩散-漂移理论,在亚阈值区电流密度方程的基础上,提出了亚阈值电流与亚阈值斜率二维解析模型.分析了沟道长度、功函数差、弛豫SiGe层的Ge组份、栅介质层的介电常数、应变硅沟道层厚度、栅介质高k层厚度和沟道掺杂浓度等参数对亚阈值性能的影响,并对亚阈值性能改进进行了分析研究.研究结果为优化器件参数提供了有意义的指导.模型解析结果与DESSIS仿真结果吻合较好.

摘要： The SOI strained silicon schottky source/drain MOSFET with high-k gate dielectric is a potential device realizing small size MOSFET,which combines the advantages of strained silicon engineering,high-k gate dielectric,SOI structure and schottky source/drain.A model for the structure is proposed by solving two dimensional Possion's equation,which takes into account for the impact on the source/drain schottky barrier height for electron of image force barrier and size quantization effect,then the drain induced barrier lower model is investigated based on the threshold voltage model.The experiment data of drain induced barrier lower extracted from literature is compared with the model,which verifies its correctness,and discuss the variety relationship between drain induced barrier lower and several parameters.The result shows that drain induced barrier lower increases with strained silicon thickness,channel doping and germanium fraction increasing,decreases with channel length,gate dielectric constant,intrinsic schottky barrier height for electron and drain source voltage increasing.The device can suppress drain induced barrier lower effect greatly through adjusting the model parameters properly,which can provide some reference for the design of SOI strained silicon schottky source/drain MOSFET with high-k gate dielectric device and circuit.%高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.

摘要： A novel double-gate strained Si metal-oxide-semiconductor field-effect transistor (MOSFET), in which the top and bottom gates consist of three laterally contacting materials with different work functions, is proposed in this paper. The two-dimensional (2D) analytical models for the surface potential, surface electric field and threshold voltage are presented. The effects of Ge fraction on surface potential, surface electric field and threshold voltage are investigated. The effects of the triple-material length ratio on threshold voltage and drain induced barrier lowering are discussed. The characteristics of the device are studied by comparing with those of the single-material double-gate MOSFETs. The results show that the structure can increase the carrier transport speed and suppress the drain induced barrier lowering effect. The three-material gate length ratio is optimized to minimize short-channel effect and drain induced barrier lowering effect.%提出了对称三材料双栅应变硅金属氧化物半导体场效应晶体管器件结构，为该器件结构建立了全耗尽条件下的表面势模型、表面场强和阈值电压解析模型，并分析了应变对表面势、表面场强和阈值电压的影响，讨论了三栅长度比率对阈值电压和漏致势垒降低效应的影响，对该结构器件与单材料双栅结构器件的性能进行了对比研究。结果表明，该结构能进一步提高载流子的输运速率，更好地抑制漏致势垒降低效应。适当优化三材料栅的栅长比率，可以增强器件对短沟道效应和漏致势垒降低效应的抑制能力。

摘要： For scaled MOSFET devices , normal operation of devices is seriously affected due to static gate tunneling leakage currents with ultra -thin gate oxide of MOSFET , and the new MOSFET devices based on strained Si .To illustrate the impacts of gate leakage current on performances of new devices , a theoretical gate tunneling currents predicting model was presented using double integral approach in this paper .On the basis of theoretical model , performances of MOSFET devices and CMOS circuit were quantitatively studied in detail using HSPICE simulator in BSIM4 model including different gate voltage and gate oxide thickness .The experiments show that simulation results well agree with theoretical analysis , and the theory and experimental data will con-tribute to future integrated circuit design .%对于具有超薄的氧化层的小尺寸MOSFET器件，静态栅隧穿漏电流的存在严重地影响了器件的正常工作，基于新型应变硅材料所构成的MOSFET器件也存在同样的问题。为了说明漏电流对新型器件性能的影响，利用双重积分方法提出了小尺寸应变硅MOSFET栅隧穿电流理论预测模型，并在此基础上，基于BSIM4模型使用HSPICE仿真工具进行了仔细的研究，定量分析了在不同栅压、栅氧化层厚度下，MOSFET器件、CMOS电路的性能。仿真结果能很好地与理论分析相符合，这些理论和实验数据将有助于以后的集成电路设计。

摘要： 首先使用改良型Ge浓缩法制备了绝缘体上锗硅圆片,然后在超薄弛豫SiGe层上,利用超高真空化学气相沉积法外延了单晶硅薄膜,获得一系列不同厚度的6寸绝缘体上应变硅晶圆。结果表明应变硅薄膜完整、均匀、表面平整且晶体质量良好,获得样品中顶层硅最大应力值达2.22 GPa。应用临界厚度理论对样品厚度和应变值之间的关系进行了分析,发现本实验所得样品在超过临界厚度3倍之后会发生应变弛豫。

摘要： 应变硅技术，作为高迁移率沟道技术的一种，由于与现有硅器件工艺的兼容性而成为延续CMOS技术持续发展的重要方向之一。本文通过使用机械装置引入单轴应变和使用SiGe 虚拟衬底引入双轴应变的方法，研究了不同晶向（和晶向）上单轴和复合应变（由外加单轴应变和虚拟衬底引入的双轴应变组成）对MOSFETs 中电子迁移率的影响规律，并讨论了其物理机理。实验结果显示，在n-MOSFETs中，方向张应变除了会引起导带能谷的分裂，还通过改变能谷的形状而在大应变下对电子迁移率有持续的提升作用，而方向张应变主要通过引起能谷的分裂来改变电子迁移率，于是方向在复合应变和高水平的单轴应变技术中均比方向能获得更优的电子迁移率的增强。

摘要： 本文用化学气相沉积(CVD)方法在SiC/Si上外延生长了应变硅薄膜.扫描电子显微镜(SEM)方法显示所得样品具有明显的Si/SiC/Si三层结构,拉曼散射光谱(Raman)和X射线衍射(XRD)测量结果表明外延的Si薄膜存在应变.Hall效应测量证明相比于相同浓度的体Si材料应变Si薄膜具有较高的霍尔迁移率;但随着应变硅层厚度的增加,霍尔迁移率下降,这应与薄膜中应变减小和失配位错有关.

摘要： 随着集成电路产业的发展,采用传统的缩小晶体管尺寸的方法来提高晶体管性能越来越受到成本和技术的限制.寻找新材料,新衬底,新器件结构成为进一步提高晶体管性能的首选.本文主要介绍了应变硅技术.

摘要： 本文利用减压化学气相沉积技术,制备出应变硅/Si0.85Ge0.15/组分渐变SiGe/Si衬底结构.通过控制组分渐变SiGe层的组分梯度,以及适当优化固定组分Si0.85Ge0.15层的外延生长工艺,可以有效降低表面粗糙度和位错密度.原子力显微镜分析表明:表面粗糙度可以从3.07nm改善到0.75nm.表面应变硅层应变度约0.6﹪,位错密度约为5×104cm-2.

摘要： 叙述了我国半导体材料发展现状和在世界地位并对我国未来创新发展提出建议.考虑全球性多晶硅短缺、中国应自主创新,兴建大型多晶硅工厂,并使产品在质量和成本两方面均具有国际竞争能力.中国的硅单晶和硅片应向高端发展.要加强应变硅、SO1材料、Si28的创新性研究,提高GaAs、InP和GaP材料质量并扩大生产规模.中国的LED工业要提升竞争力必须提高Ⅲ-N外延管芯的质量.半导体灯要取代传统照明光源还要在发光效率(Im/W),流明价格(美元/kIm)光色重现指标(CRI),光通量(IM/灯)寿命(h)等方面付出很大努力.

摘要： 本文分析了SOI技术国内外发展动向，结合我国的实际情况，提出了研究、开发SOI技术的两方面内容：8-12英寸SOI圆片产业化；SOI基应变硅技术。

摘要： 本文通过二维仿真软件研究采用SiN薄膜在LDMOS中引入应力对器件特性的影响.通过SiN薄膜覆盖在LDMOS器件的不同器件区域来研究漂移区中引入应力对器件击穿电压的影响.仿真结果表明覆盖有应力的SiN膜的器件的跨导、驱动能力均有提高,同时不会因为施加应力使带隙减小而带来击穿问题.相比传统的LDMOS器件,SiN覆盖整个器件的LDMOS的饱和电流提升45％,迁移率因子为1.173,击穿电压几乎不变.

摘要： 本文通过二维仿真软件研究采用SiN薄膜在LDMOS中引入应力对器件特性的影响.通过SiN薄膜覆盖在LDMOS器件的不同器件区域来研究漂移区中引入应力对器件击穿电压的影响.仿真结果表明覆盖有应力的SiN膜的器件的跨导、驱动能力均有提高,同时不会因为施加应力使带隙减小而带来击穿问题.相比传统的LDMOS器件,SiN覆盖整个器件的LDMOS的饱和电流提升45％,迁移率因子为1.173,击穿电压几乎不变.

摘要： 本文通过二维仿真软件研究采用SiN薄膜在LDMOS中引入应力对器件特性的影响.通过SiN薄膜覆盖在LDMOS器件的不同器件区域来研究漂移区中引入应力对器件击穿电压的影响.仿真结果表明覆盖有应力的SiN膜的器件的跨导、驱动能力均有提高,同时不会因为施加应力使带隙减小而带来击穿问题.相比传统的LDMOS器件,SiN覆盖整个器件的LDMOS的饱和电流提升45％,迁移率因子为1.173,击穿电压几乎不变.

摘要： 本文通过二维仿真软件研究采用SiN薄膜在LDMOS中引入应力对器件特性的影响.通过SiN薄膜覆盖在LDMOS器件的不同器件区域来研究漂移区中引入应力对器件击穿电压的影响.仿真结果表明覆盖有应力的SiN膜的器件的跨导、驱动能力均有提高,同时不会因为施加应力使带隙减小而带来击穿问题.相比传统的LDMOS器件,SiN覆盖整个器件的LDMOS的饱和电流提升45％,迁移率因子为1.173,击穿电压几乎不变.

摘要： 一种具有应变膜(14)的绝缘体上硅装置，包括基板(10)以及在该基板(10)上的埋藏氧化物层(12)。硅岛(18)系形成于该埋藏氧化物层(12)上，并且藉由沟槽(16)而将该硅岛(18)彼此隔开，该埋藏氧化物层(12)具有在该沟槽(16)正下方的凹处(22)，材料(24)填补该凹处(22)与该沟槽(16)，此材料(24)与形成于该埋藏氧化物层(12)材料不同，该材料(24)是导入净应变量于该硅岛(18)中，藉此修正在该应变膜(14)中的载流子的电性并且改善装置性能。

摘要： 一种绝缘体上硅(SOI)器件和结构，在硅有源层中具有局部应变区域，通过增大隔开硅有源层和衬底的掩埋绝缘层的下方区域的厚度而形成。从绝缘层的下方加厚区域传递到上方应变区域的应力增大了有源层的这些受限区域中的载流子迁移率。形成在该硅有源层中和上的器件可受益于隔开的应变区域中的增大的载流子迁移率。

摘要： 对拉伸性应变的硅层进行图案化以形成在第一衬底区域中的第一组鳍以及在第二衬底区域中的第二组鳍。该第二组鳍覆盖有拉伸性应变的材料，并且执行退火以使在该第二组鳍中的拉伸性应变的硅半导体材料弛豫并在该第二区域中产生多个弛豫的硅半导体鳍。该第一组鳍覆盖有掩模，并且在这些弛豫的硅半导体鳍上提供硅锗材料。然后，将来自该硅锗材料的锗驱入这些弛豫的硅半导体鳍中以在该第二衬底区域中产生多个压缩性应变的硅锗半导体鳍(从中形成多个p沟道鳍式FET器件)。去除该掩模以显露出在该第一衬底区域中的多个拉伸性应变的硅半导体鳍(从中形成多个n沟道鳍式FET器件)。

摘要： 对拉伸性应变的硅层进行图案化以形成在第一衬底区域中的第一组鳍以及在第二衬底区域中的第二组鳍。该第二组鳍覆盖有拉伸性应变的材料，并且执行退火以使在该第二组鳍中的拉伸性应变的硅半导体材料弛豫并在该第二区域中产生多个弛豫的硅半导体鳍。该第一组鳍覆盖有掩模，并且在这些弛豫的硅半导体鳍上提供硅锗材料。然后，将来自该硅锗材料的锗驱入这些弛豫的硅半导体鳍中以在该第二衬底区域中产生多个压缩性应变的硅锗半导体鳍(从中形成多个p沟道鳍式FET器件)。去除该掩模以显露出在该第一衬底区域中的多个拉伸性应变的硅半导体鳍(从中形成多个n沟道鳍式FET器件)。

摘要： 本发明提供在具有不同晶体取向的SOI衬底上形成的集成半导体器件，从而为特殊器件提供最佳性能。特别是，提供一种包括至少一个SOI衬底的集成半导体结构，SOI衬底具有第一晶体取向的顶部半导体层以及具有第二晶体取向的半导体材料，其中半导体材料与顶部半导体层基本共面并且与其厚度基本相同，并且第一晶体取向与第二晶体取向不同。SOI衬底是通过在一个结构中形成孔而形成的，该结构包括具有不同晶体取向的至少一个第一半导体层和第二半导体层。半导体材料是在孔中外延生长的，接着使用不同刻蚀和深刻蚀加工步骤形成SOI衬底。

摘要： 一种具有应变膜(14)的绝缘体上硅装置，包括基板(10)以及在该基板(10)上的埋藏氧化物层(12)。硅岛(18)系形成于该埋藏氧化物层(12)上，并且藉由沟槽(16)而将该硅岛(18)彼此隔开，该埋藏氧化物层(12)具有在该沟槽(16)正下方的凹处(22)，材料(24)填补该凹处(22)与该沟槽(16)，此材料(24)与形成于该埋藏氧化物层(12)材料不同，该材料(24)是导入净应变量于该硅岛(18)中，藉此修正在该应变膜(14)中的载流子的电性并且改善装置性能。

摘要： 本发明涉及一种基于组分渐变硅碳应变层的硅基半导体光电材料及其制备方法，该材料包括衬底层，以及由下至上依次设于衬底层上的低温缓冲层、组分渐变Si1‑xCx应变层及覆盖层；组分渐变Si1‑xCx应变层由多个依次堆叠设置的Si1‑xCx层组成，多个Si1‑xCx层中C元素掺杂浓度x由下至上依次减小。与现有技术相比，本发明将p区和n区的材料做成组分渐变Si1‑xCx层，利用Si1‑xCx应变层中材料的带隙宽度随C元素掺杂浓度的提高而降低的特点，使组分渐变Si1‑xCx应变层下部区域材料具有较小带隙宽度，可以吸收较长波段的光，组分渐变Si1‑xCx应变层上部区域材料具有较大带隙宽度，可以吸收相对较短波段的光，从而提升材料的光电转换效率。

摘要： 在硅锗层(40)上生长应变硅层(50)，并在与应变硅(50)同一个连续的原位沉积过程中在应变硅(50)上生长硅锗层(52)。在形成应变硅层(50)之前，在下硅锗层(40)内形成浅沟槽隔离(48)。该两层硅锗层(40，52)在应变硅层(50)的两个表面上有效地提供两层基片，用来维持应变硅层(50)的拉伸应变，并防止在加工中可能会因温度变化而产生的错配位错的形成。因此，对于硅锗层(40，52)给定的锗含量，能生长的应变硅(50)的临界厚度可有效加倍，而在随后的加工中不会有显著的错配位错。在形成应变硅层(50)之前形成浅沟槽隔离(48)避免了应变硅层(50)受到极端的热应力，并进一步减少了错配位错的形成。

摘要： 本发明总体上涉及应变绝缘体上硅(SSOI)结构，以及用于制造该结构的方法。该方法包括SSOI结构的高温热退火以提高应变硅层的结晶度，同时保持其中存在的应变。

摘要： 在硅锗层(40)上生长应变硅层(50)，并在与应变硅(50)同一个连续的原位沉积过程中在应变硅(50)上生长硅锗层(52)。在形成应变硅层(50)之前，在下硅锗层(40)内形成浅沟槽隔离(48)。该两层硅锗层(40，52)在应变硅层(50)的两个表面上有效地提供两层基片，用来维持应变硅层(50)的拉伸应变，并防止在加工中可能会因温度变化而产生的错配位错的形成。因此，对于硅锗层(40，52)给定的锗含量，能生长的应变硅(50)的临界厚度可有效加倍，而在随后的加工中不会有显著的错配位错。在形成应变硅层(50)之前形成浅沟槽隔离(48)避免了应变硅层(50)受到极端的热应力，并进一步减少了错配位错的形成。