Cadence

摘要： Currently,the growth of micro and nano(very large scale integration-ultra large-scale integration)electronics technology has greatly impacted biomedical signal processing devices.These high-speed micro and nano technology devices are very reliable despite their capacity to operate at tremendous speed,and can be designed to consume less power in minimum response time,which is particularly useful in biomedical products.The rapid technological scaling of the metal-oxide-semi-conductor(MOS)devices aids in mapping multiple applications for a specific purpose on a single chip which motivates us to design a sophisticated,small and reliable application specific integrated circuit(ASIC)chip for future real time medical signal separation and processing(digital stetho-scopes and digital microelectromechanical systems(MEMS)microphone).In this paper,ASIC level implementation of the adaptive line enhancer design using adaptive filtering algorithms(least mean square(LMS)and normalized least mean square(NLMS))integrated design is used to separate the real-time auscultation sound signals effectively.Adaptive line enhancer(ALE)design is imple-mented in Verilog hardware description language(HDL)language to obtain both the network and adaptive algorithm in cadence Taiwan Semiconductor Manufacturing Company(TSMC)90 nm standard cell library environment for ASIC level implementation.Native compiled simulator(NC)sim and RC lab were used for functional verification and design constraints and the physical design is implemented in Encounter to obtain the Geometric Data Stream(GDS II).In this architecture,the area occupied is 0.08 mm,the total power consumed is 5.05 mW and the computation time of the proposed system is 0.82μs for LMS design and the area occupied is 0.14 mm,the total power consumed is 4.54 mW and the computation time of the proposed system is 0.03μs for NLMS design that will pave a better way in future electronic stethoscope design.

摘要： ESD一直是电气和电子元件产品的主要关注点和突出威胁.在系统级ESD测试过程中,通常用静电枪来模拟ESD放电场景,放电电流波形必须符合IEC 61000-4-2标准.但标准给的误差范围较大,较大的误差会影响仿真结果的准确性.本文在Cadence下建立了静电枪电路模型,包括接触放电模型和HBM模型,具有较高的精确性.模型产生的电流波形与实际测试电流波形吻合性较好,验证了模型的准确性.该电路模型为静电放电仿真提供了一个新的激励源.

摘要： 利用Cadence Allegro SPB16.6介绍快速设计印刷电路板(以下简称PCB图)的一些技巧.例如使用快捷键、调用Skill插件、设置约束规则概要、器件封装数据库、多种手工布局等设计方法来提高PCB设计效率.叙述了设计PCB图时注意事项,如应用snap pick to功能,快速定位机械孔,放置安装孔等.

摘要： 以培养学生的工业知识、基本技能、工程素养、设计与创新能力为目标,开发了电子工艺实习教学案例,借助Cadence软件完成了电子电路硬件设计和开发.综合运用比较器、波形发生器、温度传感器、开关管、三极管电路等知识,介绍电子元器件选型,电子电路仿真,原理图设计,印制电路板设计,常用仪器设备应用与电路分析调试等相关内容和方法,强调以工程项目为引导,理论知识、工程知识素养、设计与创新相结合的培养方式.Cadence软件为上述教学内容的主要实验平台,为教师采用问题教学法、翻转课堂等教学方法,为学生自主学习,提供了帮助.

摘要： 2019年7月11日,第二届中国(成都)集成电路生态发展论坛在成都世纪城国际会议中心三层蜀都厅召开。本届峰会聚焦成都市人民政府提出的打造中国‘芯’高地这一集成电路产业发展目标,从全球视野出发,结合西部产业生态特点,邀请Cadence、arm、Soitec、海威华芯、摩尔精英、启英泰伦、深思创芯、旋极星源、锐成芯微等长期关注西部集成电路产业发展的国际知名半导体企业的中国区领军人物.

摘要： 在美国的三星代工论坛上,Arm与三星Foundry、Cadence和Sondrel合作,展示了首款28纳米FD-SOI eMRAM的物联网测试芯片和开发板。Musca-S1旨在为物联网设计人员在片上系统开发过程中提供更多选择。设计人员现在可以轻松实施更安全、更全面的物联网解决方案,使他们能够更加专注于核心产品的差异化,并加快上市速度。相对于之前Arm的Musca解决方案,Musca S1测试芯片板现在支持测试和评估新的eMRAM技术,通过安全内存来实现可靠、低功耗和安全的设备开发。eMRAM技术优于传统嵌入式闪存(eFlash)存储技术,因为它可以轻松扩展到40纳米以下的工艺技术,使片上系统(SoC)设计人员能够根据各种用例对内存和功耗的要求,更加灵活地扩展其内存需求。

摘要： 在当前电子产品的需求不断扩大、更新频率持续加快的形势下,电路模块化设计成为了提高电子产品设计效率、最大化降低研制成本极其重要且有效的实施途径,通过对模块化电路设计流程进行分析,系统地梳理出了Cadence软件下模块化电路设计的实现方式,以及基于CaptureCIS的模块化电路调用方法,为广大设计师开展产品模块化电路设计提供了方法参考。

摘要： 本文完成了一种桥式连接音频功率放大器的设计和仿真.该音频功放主要由音频运放和偏置电路组成,结构简单,不需要输出耦合电容、自举电容和缓冲器网络.应用cadence的analog artist模拟仿真工具进行电路仿真,得到其电路指标如静态关闭电流、失调电压、电源电压抑制比等均达到要求.该音频功率放大器具有良好的市场应用前景.

摘要： 本文以一款数模混合MCU芯片为例,介绍了在Cadence仿真环境下,使用Spectre_Verilog数模混合仿真软件,进行数模混合同步仿真验证的原理方法及验证过程,并给出验证结果。

摘要： 本文以一款数模混合MCU芯片为例,介绍了在Cadence仿真环境下,使用Spectre_Verilog数模混合仿真软件,进行数模混合同步仿真验证的原理方法及验证过程,并给出验证结果。

摘要： 本文以一款数模混合MCU芯片为例,介绍了在Cadence仿真环境下,使用Spectre_Verilog数模混合仿真软件,进行数模混合同步仿真验证的原理方法及验证过程,并给出验证结果。

摘要： 本文以一款数模混合MCU芯片为例,介绍了在Cadence仿真环境下,使用Spectre_Verilog数模混合仿真软件,进行数模混合同步仿真验证的原理方法及验证过程,并给出验证结果。

摘要： 本文设计了一种适合LCoS(Liquid Crystal on Silicon)显示技术彩色化的时序彩色方式及其相应的电路结构,并且运用现代EDA设计方法,在Cadence平台上按照常规0.6μm的n-阱三层金属CMOS工艺研制彩色LCoS显示芯片版图,最后给出部分电路版图.

摘要： 本文设计了一种适合LCoS(Liquid Crystal on Silicon)显示技术彩色化的时序彩色方式及其相应的电路结构,并且运用现代EDA设计方法,在Cadence平台上按照常规0.6μm的n-阱三层金属CMOS工艺研制彩色LCoS显示芯片版图,最后给出部分电路版图.

摘要： 本文设计了一种适合LCoS(Liquid Crystal on Silicon)显示技术彩色化的时序彩色方式及其相应的电路结构,并且运用现代EDA设计方法,在Cadence平台上按照常规0.6μm的n-阱三层金属CMOS工艺研制彩色LCoS显示芯片版图,最后给出部分电路版图.

摘要： 本文设计了一种适合LCoS(Liquid Crystal on Silicon)显示技术彩色化的时序彩色方式及其相应的电路结构,并且运用现代EDA设计方法,在Cadence平台上按照常规0.6μm的n-阱三层金属CMOS工艺研制彩色LCoS显示芯片版图,最后给出部分电路版图.

摘要： 本文设计了一种适合LCoS(Liquid Crystal on Silicon)显示技术彩色化的时序彩色方式及其相应的电路结构,并且运用现代EDA设计方法,在Cadence平台上按照常规0.6μm的n-阱三层金属CMOS工艺研制彩色LCoS显示芯片版图,最后给出部分电路版图.

摘要： 本发明提供一种基于Cadence Skill快速反标文字图形的方法和装置，方法包括以下步骤：设定能够包含住所有文字图形的边框并确定所述边框的左下点的坐标以及右上点的坐标；设定像素格点的边长，根据所述左下点的坐标以及右上点的坐标获得所述边框的长和宽，并根据所述边框的长和宽以及所述像素格点的边长在所述边框范围内划定所有像素格点；扫描所有所述像素格点以获取每个像素格点中的图形的面积大小，并且将每个所述面积与阈值进行比对，将所述面积大于阈值的像素格点与所述面积不大于阈值的像素格点进行图形反标。本发明可以将PCB板上的字体反标成shape形式，在PCB板厂的制程能力不足或PCB板厂制程控制不佳时有助于提高文字的清晰度。

摘要： 本发明提供了基于Cadence设计软件设计不规则平行线的方法，包括：S1：选取布线区；S2：绘制不规则走线区域；S3：获取不规则走线区域的起点、终点及边框节点坐标；S4：坐标添加到数列point中；S5：遍历数列point中的节点坐标，对point中的节点坐标进行排序使边框转化为依次首尾相接的若干线段；S6：确定边框中最长的两条不规则平行线；S7：选取对应的节点并连接；S8：依据设计走线的条数，将连接的线段等分并获取等分点的坐标；S9：删除全部连线；S10：重连S6中的两条不规则平行线；S11：按照起点到终点的方向依次连接等分点，形成若干条与步骤S11中不规则平行线相平行的走线。该方案解决了现有技术中不规则平行线设计过程繁琐的问题，提高了设计效率。

摘要： 本发明提供一种基于Cadence Skill的压接件背钻过孔文件的生成方法与系统，所述方法包括：S1、运行Cadence Skill采集压接件相关信息；S2、输入压接件位号以及压接件鱼眼的长度信息；S3、自动选取符合设置条件的压接件差分对过孔进行添加背钻；S4、生成压接件背钻文件。解决了PCB工厂进行背钻时需要来回确认大量的背钻信息，工作量较大，设计效率较低的问题，实现提高设计效率，避免PCB板厂进行背钻时容易漏钻以及多钻的问题，提高工程师设计的准确性，大大缩短信息确认的时效性，有效提高PCB板厂打板时的质量。

摘要： 本发明属于高线性激光器阵列芯片测试领域，高线性激光器阵列芯片的检测设备由于体积大、投资多，费工时，不能连续测量，自动化程度低，且硬件检测也需要大量代表性样品进行化学分析建模，对小批量的芯片测试不切实际；本发明利用Cadence软件，引入电源电压、差分输入电压、参考电流，温度补偿调制电阻，偏置电流，激光器调制电流，环路失效报警信号，自动功率控制接地模块，搭建了一套方便快捷，显示直观，功能较齐全的智能测试系统，完成高线性激光阵列芯片的各项性能测试，本发明不需要任何硬件设备，能够验证高线性激光器阵列芯片各项性能是否达标。

摘要： 本发明提供一种基于Cadence Skill快速反标文字图形的方法和装置，方法包括以下步骤：设定能够包含住所有文字图形的边框并确定所述边框的左下点的坐标以及右上点的坐标；设定像素格点的边长，根据所述左下点的坐标以及右上点的坐标获得所述边框的长和宽，并根据所述边框的长和宽以及所述像素格点的边长在所述边框范围内划定所有像素格点；扫描所有所述像素格点以获取每个像素格点中的图形的面积大小，并且将每个所述面积与阈值进行比对，将所述面积大于阈值的像素格点与所述面积不大于阈值的像素格点进行图形反标。本发明可以将PCB板上的字体反标成shape形式，在PCB板厂的制程能力不足或PCB板厂制程控制不佳时有助于提高文字的清晰度。

摘要： 本发明涉及一种转移Cadence系统中电路及版图设计信息的方法，在Cadence系统运行过程中，通过SKILL语言编程打开需转移的电路或版图设计的设计库显示在界面上，并从内存中逐个读取设计库中所有元器件的数据参数信息，以文本格式输出到文本文件。本发明基于界面显示的信息，不涉及软件的内部数据存储系统，输出的文本文件可被其他设计系统识别并读取恢复成电路或版图，从而实现了被其它设计系统复用，便于不同设计系统间设计信息的读取和传递。并且可从Linux计算机系统转移到任何其它操作系统下将信息重新恢复成电路或版图，可实现数据的跨操作系统、跨设计软件的转移。

摘要： 本发明提出了一种基于Cadence Skill搜寻电源瓶颈的检查方法。该方法包括，定义电流量标准；确定待检查的电源和Source‑Recipient电源元件；确定Source‑Recipient电源元件的电流量；定义检查的范围；运行输出低于Source‑Recipient电源元件的电流量的位置，该方法还包括根据需要选择是否输出报告。其中低于Source‑Recipient电源元件的电流量的位置即为电源瓶颈的位置。基于本发明方法，还提出了一种基于Cadence Skill搜寻电源瓶颈的检查系统。本发明可以快速进行Layout Search，大大提高了工作效率和准确度，有利于提高设计质量。

摘要： 本发明提供了基于Cadence设计软件设计不规则平行线的方法，包括：S1：选取布线区；S2：绘制不规则走线区域；S3：获取不规则走线区域的起点、终点及边框节点坐标；S4：坐标添加到数列point中；S5：遍历数列point中的节点坐标，对point中的节点坐标进行排序使边框转化为依次首尾相接的若干线段；S6：确定边框中最长的两条不规则平行线；S7：选取对应的节点并连接；S8：依据设计走线的条数，将连接的线段等分并获取等分点的坐标；S9：删除全部连线；S10：重连S6中的两条不规则平行线；S11：按照起点到终点的方向依次连接等分点，形成若干条与步骤S11中不规则平行线相平行的走线。该方案解决了现有技术中不规则平行线设计过程繁琐的问题，提高了设计效率。

摘要： 本发明公开了一种基于AutoCAD与Cadence实时通讯的数据快速传递方法，涉及电子设备的硬件电气设计领域，包括以下步骤：步骤1：在AutoCAD中完成电路设计，生成设计图纸；在CAD中完成电路中复杂二维图纸的设计；步骤2：Cadence与AutoCAD建立通信连接；在Cadence中与CAD图纸建立通信连接，为CAD图纸与Cadence设计的交互做好准备；步骤3：自动检查AutoCAD生成的设计图纸；步骤4：将设计图纸导入Cadence；步骤5：在Cadence中进行进一步设计；步骤6：在Cadence和AutoCAD中，进行图层同步显示与更新；步骤7：对文件保存备份；以实现复杂电路的快速协同设计与修改，解决电路设计过程中重复繁琐的数据转换过程，降低人为因素导致的错误，提高设计效率。

摘要： 本发明公开了一种基于Cadence Skill自动检查修正钻孔的方法和系统，涉及服务器板卡技术领域。所述方法包括：编写自动检查修正钻孔公差的Skill程序；然后将Skill程序放入设计软件安装文件中运行，判断是否需要自动修正钻孔公差，若否则执行下一步，若是则通过程序自动修正钻孔公差，然后执行下一步；接下来自动侦测PCB板上是否有Press fit零件，若否则结束，若是则自动高亮并标注Press fit零件。本发明通过采用上述方法，解决了在PCB设计中，工程师需要花费大量的时间去人工检查钻孔表格的正确性及特殊钻孔的准确性问题，可快速检查钻孔表格的准确性并对特殊钻孔做出标注说明，在提高工程师工作效率和准确度的同时，还可以让工厂端快速准确的对特殊孔径做出处理，提高PCB的制板准确率。